Allegro Bus走线模式是在13.6版本中可以实现的模式，现在Allegro 14.x以及Allegro 15.0都已经取消了这功能，如果有兴趣的朋友可以通过以下步骤来实现： 1.在命令栏中输入：set acon_oldcmd 回车就把模式切换到以前版本，14.x和15.0都可以，不过切换后有点区别。 2.把要Bus走线的net从pin中引出一小段走线。 3.点击Add Conn .. [查看全文]

注：本例为四层印制板顶、底层为布线层，其余为Plane层 1.点击颜色按钮 ，在颜色设置的“Geometry”栏中设置PCB边框线颜色 图 1 选择PCB板外框颜色 2．在颜色设置的“Stack Up”栏中设置覆铜层颜色（Vcc、Gnd） 图 2 选择覆铜层颜色 3．在控制区域选择：板的几何形状、外形线选项 图 3 4．画外框（图4 .. [查看全文]

1 引言 随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100MHZ以上，传统的电路设计方法和软件已无法满足高速电路设计的要求。在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作.以ARM .. [查看全文]

PROPAGATION_DELAY PROPAGATION_DELAY这个设定主要用来对Net绝对长度的设定,如要求设定一组Net的长度要在Min Mil到 Max Mil之间的话,就可以用这种设定来完成. 要求走线Net长度在Min与Max之间就正确,否则会有DRC错误提示 设定步骤 1. 点击菜单Edit>Properties 2. 选择要设定的Net 3. 选择PROPAGATION_DELAY 4. 输入 .. [查看全文]

问：在Allegro中可以打开的文件有几类，各有什么不同？ 答：在Allegro中可以打开的文件有四类。 在Allegro中，执行File—Open命令，得到打开(Open)文件对话框，在文件类型选择栏，可以看到可以打开的四种文件类型，它们分别是设计(Layout)文件，文件后缀为.brd；模块定义(Module Definition)文件，文件后缀为.mdd；设 .. [查看全文]

在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何 .. [查看全文]

随着高速PCB布线的普及，只是布线的连通已经不能达到高速PCB设计的要求，布线长度要求是高速PCB会涉及到的一个基本问题。那怎样在实际PCB布线中完成这些呢？本文档将介绍Allegro自动及交互绕线的两种方法，具体请见下面内容。 一、 设定好相关参数后通过Specctra进行自动绕线 ； 具体命令在菜单：Route>Elongation by pick, .. [查看全文]

在 Allegro versions 14.x,所附的 the PADs_Perform 转换程序支持PADS-Perform version 3.5, 4 , 5 ASCII files. 其第一行如: !PADS-POWERPCB-V3.0-BASIC! DESIGN DATABASE ASCII FILE 2.0 Note: 最新版的 Allegro 14.2 ISR 接口可支持到 5版不必回到 3.5版. 1. 打开Allegro 2. 执行菜单File>Import>PADS… 出现 .. [查看全文]

一般不规则的焊盘称为异型焊盘，典型的有金手指、大型的器件焊盘或者是板子上需要添加特殊形状的铜箔（可以制作一个特殊封装代替）。 打开Allegro，新建一个Shape封装，命名后点击Browse（注意一定要保存在图2 所示的路径或者保存在其他的路径然后修改图2 的路径）。 图1 图2 切记：保存的路径和图2 所示的路径为同一路径，否 .. [查看全文]

在PCB设计中遇到了元件文字的问题，看下图 是不是相当的乱，从字面上可以看出好多叠加的文字，到底是怎么回事呢？我们先从元件的封装说起，我们使用allegro在制作元件封装时，都是通过File-->New,然后在Drawing Type中选择Package symbols创建的，这时的allegro菜单中会多一个layout，而平时没有这个菜单，他专门负责上图 .. [查看全文]

首先说明一下环境变量文件（evn文件），环境变量文件有两个，它们分别在系统盘的根目录下的 pcbevn 目录中（比如系统在 C 盘，那么 evn 文件将在 c:\pcbevn 下）和程序安装路径下（如 Cadence 设计系统程序安装在 D:\Cadence 下，则 evn 文件将在D:\Cadence\PSD_15.1\share\pcb\text目录下），前者是本地变量文件，后者 .. [查看全文]

关于差分线的设定，Allegro 可以提供几种可行的方法，这里重点说明一种基本的，也是比较容易掌握的设定方法。以USB1 为例，要求 T/B：6/6；Inner：5/7.5；另外由于BGA 芯片的存在，BGA 区域T/B：4/4；Inner：4/7.5，所以需要在T/B、Inner 各提供Primary 和Neck 两种模式。如图： 步骤： 1. LogicAssign Differential Pai .. [查看全文]