1 前言 作为一种简单易用，功能强大的逻辑仿真工具，Modelsim具有广泛的应用。这里对ModelSim作一个入门性的简单介绍。首先介绍ModelSim的代码仿真，然后介绍门级仿真和时序验证。 2 代码仿真 在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为HDL代码，比较直观 .. [查看全文]

本文主要描述了如何在QUARTUS II 中输入程序文件，生成网表及标准延时文件，然后通过MODELSIM 进行功能仿真与后仿真的过程，主要为图解，含全部代码及仿真波形。 工具： Quartus II 5.0 sp1 ModelSim SE 6.1b 芯片：MAX II ：EMP570T100I5 语言：Verilog HDL 程序功能：太简单了，自己看源程序吧 源程序： module sim(reset .. [查看全文]

1. Star ModelSim and Make filelist Star your modelsim and change the directoryto youre project folder. Use “pwd “to show your current directory. Use “cd d:\verilog“to change directory. Use “dir *.v /b/s >filelist.f “ to make file list. The file list is as follow, which con .. [查看全文]

本文所有讨论基于Windows操作系统，不保证完全正确。 SystemC在几十家大公司的支持下得到了长足的发展，它为我们进行系统级设计提供了一个新的选择，有这么多家大公司支持，SystemC必定会前途光明。本文讲述了如何使用使用VC60和ModelSim编译和仿真SystemC设计。 首先使用VC60编辑好你的设计，新建项目时选择C++ Co .. [查看全文]

1ISE 软件的运行及ModelSim 的配置 2创建一个新工程 3创建一个VHDL源文件框架 4利用计数器模板向导生成设计 *5仿真 6创建Testbench波形源文件 7设置输入仿真波形 *8调用ModelSim 进行仿真简介 9调用ModelSim 进行行为仿真（Simulate Behavioral Model） 10转换后仿真（Simulate Pose-Translate VHDL Model） 11调用ModelSim .. [查看全文]

1、 仿真的目的 ： 在软件环境下，验证电路的行为和设想中的是否一致。 2、 仿真的分类 ： a) 功能仿真：在RTL层进行的仿真，其特点是不考虑构成电路的逻辑和门的时间延迟，着重考虑电路在理想环境下的行为和设计构想的一致性； b) 时序仿真：又称为后仿真，是在电路已经映射到特定的工艺环境后，将电路的路径延迟和门延迟考虑进对 .. [查看全文]

工作需要跑modelsim仿真，所用的环境是ise7.1+modelsim5.7CXE版本。设计需要在RTL code中增加DCM数字时钟单元，但是在自动调用modelsim仿真时出现error信息，说在库中找不到哪个DCM仿真文件。折腾了一会儿无果，赶快找专家解决问题，对方噼里啪啦三下五除二就将问题搞定，可惜当时没有看的太清楚，主要目的是用于： .. [查看全文]

FPGA 设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说明设计功能的正确性，这时就需要通过仿真对设计进行验证。在FPGA 设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不 .. [查看全文]

我想很多人跟我一样，被ModelSim的后仿真搞的头晕脑胀。为了这个问题，我在网上找了很多的资料，但发现这些资料往往说的不明白。一些步骤被作者有意无意地省略掉，这常常给读者造成不必要的麻烦，所以我决定写下这一篇文章，把这3天我努力的结果拿出来，与大家分享。 首先，我把我用到的软件说明一下。如果你发现根据我的操 .. [查看全文]

实例1：利用Modelsim 对Xinlinx 公司Virtex-II 产品DCM 模块进行仿真。 如图1 所示。 图1 基于Virtex-II 系列DCM 的模块设计图 Sl_Clk_i 为100MHz 的输入时钟，Sl_Rst_i 为复位控制信号，输入时钟经过一输入缓冲器后输入到DCM 的CLKIN 端，通过参数设置，我们分别设置无相位差控制，相位差3.5ns 和相位差4.2ns，利用Modelsim .. [查看全文]

1. 建一个总文件夹，如cnt 2. 为源代码，测试台文件，仿真各建一文件夹。如src,tb,sim 3. 编写源代码，testbench。如cnt.v,tb_cnt.v文件，同时文件名里的模块名与文件名相同，如modulecnt(), moduletb_cnt()。 4. 再sim文件夹里加入tb.f文件：../tb/tb_cnt.v ../src/cnt.v ../tb/tb_cnt-y ../src+libext+.v（这里源代码 .. [查看全文]

Modelsim是现在业界比较流行的HDL语言仿真工具。在这里关于他的使用我就不说了。主要是讲一讲困扰我们的库编译的问题。 因为Modelsim为各个主要fpga厂商都提供了支持，所以在我们使用的时候必须先要对相应的厂商的库进行编译。在这里，我以xilinx公司为例。使用的软件为ise5.2i，modelsim se 5.7c（如果版本不同，并不影响 .. [查看全文]