有的powerpcb文件不能由正常模式下减层,我告诉大家一种由多层板减为两层板的方法: 第一步，在Setup下的板层定义中，将GND及VCC的层定义（Electrical Layer Type）为No Plane，OK退出； 第二步，在Setup下的Pad Stacks中删除所有盲埋孔，OK退出； 第三步，在Setup下的Display Colors中将顶层和底层关闭，只留中间两层； .. [查看全文]

1.原理图常见错误： ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性； b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上； c. 创建元件时pin方向反向，必须非pin name端连线。 元件跑到图纸界外：没有在元件库图表纸中心创建元件。 创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为g .. [查看全文]

记得刚毕业出来时就在某台商工作，用的就是allegro，从此上了贼船就下不来了～～。其实还用过pcad，protel，powerpcb（以下简称 3p，加上pads就4p了，呵呵～～）。至于mentor和cr5000就实在是没空去用了（有点难度）。除去mentor和zuken的软件不说， allegro相对于其它软件还是有其优势的。而贵公司的layout工作难度越大 .. [查看全文]

一、印制电路板的可靠性设计目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候 .. [查看全文]

第一部分信号完整性知识基础 第一章高速数字电路概述 现代的电子设计和芯片制造技术正在飞速发展，电子产品的复杂度、时钟和总线频率等等都呈快速上升趋势，但系统的电压却不断在减小，所有的这一切加上产品投放市场的时间要求给设计师带来了前所未有的巨大压力。要想保证产品的一次性成功就必须能预见设计中可能出现的各种问 .. [查看全文]

Q：我的ALLEGRO 是14.0版本的，FILE——EXPORT——后面就没有看到SUB DRAWING的命令了。如果用EDIT——COPY的话又不能把A板的线贴到B板上，我该怎么办？ A: 是不是你启动Allegro 时Cadence Product Choices 没选好,要选PCB Dedign Expert 或Allegro Expert~~~ Q: 在ALLEGR .. [查看全文]

本人这两天，使用9.0,发现无模命令Z的强大，欣喜之余，共同分享使用心得 有错漏之处，敬请多指点. 以下命令必须以Z开头号，也是PADS 9.0的一个新点. 例： 显示丝印层 输入 ZSST 命令，就可以了， Z+1 显示的为第一层 Z+2 显示的为第二层 依次类推。 Z+o 显示外层，即首层 Z（n-M)即显示第几层到第几层。 Z*. 显示所有层. ZT 显示顶 .. [查看全文]

PADS和protel自带的库都不怎么样，所以在做板子的时候好多还要自己做DECAL，做CAE，做PARTER。有时候为了方便就从别人那里拷几个库过来，或者拿软件自带的库改来用用。这样时间长了，就会很乱。经常出现重复的PARTER名字，库多了更乱，如果建库时不能合理分类就更乱了，可能只有自己知道哪个元件要到哪里去找。 我开始 .. [查看全文]

21、电路板DEBUG应从那几个方面着手？ 就数字电路而言，首先先依序确定三件事情： 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。 3. 确认reset信号是否达到规范要求。 这些 .. [查看全文]

首先建个空的原理图文档.如图 将其保存为SCHDOT 格式。。。看好了。。是SCHDOT,不是SCHDOC. 回到PROTEL 2004。。。看到左下角有个如下图的信息说明栏。。我们要改的就是这里。。！ 然后：单击右键找到document options 将复选框title block 的钩去掉。 去掉后。。信息说明栏就消失了。。 这时你可以用非电气属性的线划出自 .. [查看全文]

Allegro可以导入AutoCAD产生的DXF文件（支持DXF R10-R14版本）。同时Allegro也可以将设计文件导出为DXF文件，供其他CAD工具使用。 该DXF 文件可以包含过孔、焊盘、封装符号以及图形数据等等。也就是说，你可以把经过AutoCAD定位后的文件调入Allegro进行布局；也可以把公司的标志做成DXF文件，放到你的PCB板上；还可 .. [查看全文]

1.原理图常见错误： （1）ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性； b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上； c. 创建元件时pin方向反向，必须非pin name端连线。 （2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。 （3）创建的工程文件网络表只能部分调入pcb：生成net .. [查看全文]