程序很简单，但是可以引申到很多小的细节 library IEEE; use IEEE.std_logic_1164.all; entity parity is port ( a: in STD_LOGIC_VECTOR (8 downto 0); b: out STD_LOGIC ); end parity; architecture parity_arch of parity is begin process(a) variable even:std_logic; begin even:='0'; for i in a'range loop if a(i)='1' then eve .. [查看全文]

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS PORT( f, p, d: INSTD_LOGIC:='0'; speed : inSTD_LOGIC_VECTOR(1 downto 0); coil : OUTSTD_LOGIC_VECTOR(3 downto 0) ); END step_motor; ARCHITECTURE behavior OF s .. [查看全文]

摘要：555定时器作为应用广泛的一种数字一模拟混合集成电路，其原理分析比较复杂。作者在文中应用PSPICE对555定时器构成的施密特触发器、单稳态触发器和多谐振荡器的工作特性进行了仿真分析和研究，针对PSPICE 中555定时器构成的多谐振荡器不起振的问题提出了模拟振荡电路的有效起振方法，对电子电路的分析与设计具有一定 .. [查看全文]

一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

第9章 仿真的故障排除 在运行高级分析工具的过程中，由于操作失误、参数设置不合理等方面的原因，常常出现错误信息或者系统仿真不能运行等情况，用户往往得不到理想的分析结果，面对这些存在的难题，不能坐着发闷，要积极的解决问题。本章主要介绍运用故障排除分析工具解决存在问题的使用方法及高级分析中一般性故障的解决方 .. [查看全文]

摘要：探讨了IP核的验证与测试的方法及其和VHDL语言在IC设计中的应用．并给出了其在RISC8框架CPU核中的下载实例 引言 在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能对IP .. [查看全文]

对三根线进行串扰仿真，发现当victim nets 为high 时，如果aggressor net 为fall，则串扰比较小，如果aggressor net 为rise 时，串扰很大。同理当victim nets 为low 时，如果aggressor net 为rise，则串扰比较小，如果aggressor net 为fall 时，串扰很大。而且两者相差很大，实际上是不是这样的呢？那我们最终是不是要用大的那 .. [查看全文]

问：我在ISE4.1中，用fpga express verilog编译的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改进? 答： 4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工具 .. [查看全文]

近年来，DSP在SVPWM(空间矢量脉宽调制)控制领域得到了广泛应用。但是使用DSP单核心的控制方法仍然存在一些缺陷：基于软件的：DSP在实现SVPWM触发信号时需要较长的时钟周期；微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。针对以上问题，本文提出了一种利用FPGA实现的SVPWM信号发生器，系统结构如图1所示 .. [查看全文]

在现代数字系统中，FPGA(现场可编程门阵列)以计算机为开发平台，经过设计输入、仿真、测试和校验，直至达到预期结果。本文使用MathWorks公司的MATLAB软件和Altera公司的FPGA开发软件Quartus II进行FIR滤波器的设计仿真，并给出了设计的一般步骤。该方法能够直观地检验滤波器的设计效果，提高设计效率，缩短设计周期。 .. [查看全文]

许多朋友在进行Nios II系统的学习，开发中，常常会遇到许多问题；我也会经常接到许多E-Mail，以及电话，询问一些nios开发中的问题。我对这些问题进行了总结，写成了这篇文章。如果本文能对您有一点点帮助，我都会感到非常高兴。 对于许多问题，您仍然需要参考Altera提供的官方参考文档以及随机的help文档。 一。硬件相关： 1.EP .. [查看全文]