可综合风格的计数器设计
2012-06-22 13
写一个既紧凑又能满足定时要求的定时器可能会有一点棘手。根据你在面积和速度方面的要求,以及你所使用的具体器件的不同,你可能需要尝试完全不同的设计方法。 如果你需要设计一个计数速度很快的计数器,你最好先查找一下你所使用的FPGA设计工具中是否有厂家提供的现成的计数器单元。因为厂家提供的设计单元库针对特定的器件 .. [查看全文]
基于SOPC的MPEG-4视频播放器
2012-06-22 7
多媒体技术实用化的关键技术之一,就是解决视频、音频数字化以后数据量大,与数字存储媒体、通信网容量小的矛盾,其解决途径就是压缩。 为了支持低比特率视频传输业务,MPEG(Moving Picture Experts Group)推出了MPEG-4标准。于1999年正式成为国际标准的MPEG4是一个适合于低传输率的视频、音频解决方案,更注重于多媒 .. [查看全文]
Synopsys软件介绍
2012-06-19 36
VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、 .. [查看全文]
自动售货机控制系统VHDL有限状态机实现
2012-06-13 赖义汉 10
1 引言 有限状态机FSM(Finite State Machine)及其设计技术是实用数字系统设计中实现高效率、高可靠逻辑控制的重要途径。传统的状态机设计方法需进行繁琐的状态分配、绘制状态表、化简次态方程等,而利用VHDL可以避免这些繁琐的过程,直接利用状态转换图进行状态机的描述,所有的状态均可表达为CASE_WHEN结构中的一条CA .. [查看全文]
Verilog HDL设计练习进阶(五)
2012-06-11 10
练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 2.了解assign与always两种组合逻辑电路实现方法之间的区别。 仅使用assign结构来实现组合逻辑电路,在设计中会发现很多地方会显得冗长且效率低下。而适当地采用always来设计组合逻辑,往往会更具实效。已进行的范例和练习中,我们 .. [查看全文]
基于VHDL的异步串行通信电路设计
2012-06-02 李刚强 13
1 引 言 随着电子技术的发展,现场可编程门阵列 FPGA和复杂可编程逻辑器件CPLD的出现,使得电子系统的设计者利用与器件相应的电子CAD软件,在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性,而且器件具有用户可编程特性,大大缩短了设计周期,减少了设计费 .. [查看全文]
奇数次分频器
2012-06-02 9
奇数次分频器 module count(out,clk,clr); parameter N=5; output out; input clk,clr; reg out1,out2; reg [N/2:0] count1,count2; always @(posedge clk or posedge clr ) if(clr) begin count1=0; out1=0; end elsebegin count1 = count1 + 1; if( count1 == ((N+1)/2)) out1 =!out1; else if (count1==N) begin out1=~out1; coun .. [查看全文]
怎样用modelsim做后仿真
2012-06-02 18
怎样用modelsim做后仿(编译工具采用quatus) step1: 在qurtus改变编译选项: assignments->EDA tool setting:选择verilog还是vhdl。 step2: 编译。你会在你的工程所在目录 看到一个simulation的目录,这里面有你生成的网表文件和标准延时文件。 step3: 在目录:\quartus\eda\sim_lib找到你选用器件对应的库文件,将库文件 .. [查看全文]
锁存器 vhdl源程序
2012-06-02 9
锁存器 vhdl Library IEEE ; use IEEE.std_logic_1164.all ; ENTITY latchinf IS PORT ( enable, data : IN BIT; q : OUT BIT ); END latchinf; ARCHITECTURE maxpld OF latchinf IS BEGIN latch : PROCESS (enable, data) BEGIN IF (enable = '1') THEN q END IF; END PROCESS latch; END maxpld; [查看全文]
分频器的VHDL描述
2012-06-02 7
在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]
LED显示屏灰度控制系统在Nios II中的实现
2012-06-02 陈昌龙 臧传晟 28
摘要:介绍了LED显示屏灰度的显示方法, 着重于显示屏设计中驱动控制方式的若干算法参数。根据这些算法参数,从系统的角度提出LED显示屏灰度控制完整算法。给出基于Cyclone ii芯片的Nios II系统的设计框图,并得到在Quartus II中的仿真结果。 1 系统设计 LED显示屏控制系统由视频采集系统、主控系统、数据分配电路和LED恒流驱动电 .. [查看全文]
基于FPGA和SRAM的数控振荡器的设计与实现
2012-06-02 佟力永 肖山竹 9
1 、引言 数控振荡器是数字通讯中调制解调单元必不可少的部分,同时也是各种数字频率合成器和数字信号发生器的核心。随着数字通信技术的发展,对传送数据的精度和速率要求越来越高。如何得到可数控的高精度的高频载波信号是实现高速数字通信系统必须解决的问题,可编程逻辑器件和大容量存储器的发展为这一问题的解决带来了曙光 .. [查看全文]

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