步骤一 绘出电路图、设置分析参数、存档及执行仿真 1、半导体元件均有其对应的仿真模型，所以我们可以根据自己的需求更改其模型型参数，以产生一个与元件有不一 样输入输出特性的二极管。首先新开一个项目D1N4002_1,然后如图1绘制电路图（也可以由D1N4002绘图页内复制 过来）。 图1 测量二极管V-I特性曲线的电路 2、然后用鼠 .. [查看全文]

/*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后，可以产生一个 .. [查看全文]

摘要：本文介绍了如何利用modelsim提供的FLI（Foreign Language Interface）接口进行VHDL设计文件的协同仿真，给出了协同仿真的意义以及协同仿真的程序结构和系统结构。 关键词：FPGA，仿真软件，协同仿真 1、Modelsim 及 FLI接口介绍 Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述语言仿真 .. [查看全文]

MATLAB 具有强大的分析、计算和可视化功能，利用MATLAB 提供的数十个专业工具箱，可以方便、灵活地实现对自动控制、信号处理、通信系统等的算法分析和仿真，是算法设计人员和工程技术人员必不可少的软件工具。 数字信号处理器(DSP)作为一种可编程专用芯片，是数字信号处理理论实用化过程的重要技术工具，在语音处理、图像 .. [查看全文]

VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,再调用仿真. Vcs包括两种调试界面:Text-based:Command Line Interface(CLI) 和 GUI-based(VirSim);仿真主要的两个步骤是编译,运行: >vcs design.v //编译verilog的源文件并且生成一个 .. [查看全文]

问：我在ISE4.1中，用fpga express verilog编译的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改进? 答： 4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工具 .. [查看全文]

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]

程序很简单，但是可以引申到很多小的细节 library IEEE; use IEEE.std_logic_1164.all; entity parity is port ( a: in STD_LOGIC_VECTOR (8 downto 0); b: out STD_LOGIC ); end parity; architecture parity_arch of parity is begin process(a) variable even:std_logic; begin even:='0'; for i in a'range loop if a(i)='1' then eve .. [查看全文]

（注：最近自己准备做后仿真，到坛子里看看了，发现一开始建库就是一个很大的问题。为了便以自己学习也为了给大家省点事，我花了十来个小时整理了一些资料，全部资料来自edacn.net/bbs的ModelSim的〈库〉，在下面的资料中不能一一列出作者，请各位网友多多包涵。下面的资料是大家的成果。by CHY 07.04.05） 1. modelsim怎 .. [查看全文]

你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。 // These are the symbolic names for states // 定义状态的符号名称 parameter[1:0] S0 = 2'h0, S1 = 2'h1, S2 = 2'h2, S3 = 2'h3; // These are the current state and next state variables // 定义当前状态和下一状态变量 reg [1:0] state; reg [1: .. [查看全文]

这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软 .. [查看全文]

对三根线进行串扰仿真，发现当victim nets 为high 时，如果aggressor net 为fall，则串扰比较小，如果aggressor net 为rise 时，串扰很大。同理当victim nets 为low 时，如果aggressor net 为rise，则串扰比较小，如果aggressor net 为fall 时，串扰很大。而且两者相差很大，实际上是不是这样的呢？那我们最终是不是要用大的那 .. [查看全文]