VHDL的CRC编码器的设计
2012-06-02 郑春来 49
CRC码是线性分组码的一个重要子集,它是为了保证通信系统中的数据传输可靠性而采取的信道编码技术。CRC码除了具有分组码的线性外,还具有循环性,其码字结构一般用符号(n,k)表示,其中,n是该码组中的码元数,k是信息码位数,r=n-k是监督码元位数。循环码具有许多特殊的代数性质,这些性质有助于按照要求的纠错能力系统地 .. [查看全文]
ISE仿真中需要注意的问题
2012-06-02 iamfrankie 19
在我们团队负责的项目光栅传感器系统高频并行解调算法的FPGA实现中,需要直接频率合成模块,因此我们想在FPGA上实现一个DDS芯片的功能,最近在BASYS板上调通了DDS模块,在功能仿真过程中我们发现在ISE环境下编写VHDL时对信号赋初值对仿真是十分必要的。 由于参数的要求模块中用到了一个三分频电路。程序如下: library .. [查看全文]
基于NIOS II处理器的面阵CCD采集系统设计
2012-06-02 罗钧 23
SOPC (片上可编程系统)是Altera公司提出的一种灵活、高效的SOC解决方案,能将处理器、存储器、I/O 口等系统设计需要的功能模块集成到一个PLD器件上,构建一个可编程的片上系统。本文介绍的面阵CCD采集系统,利用Altera的SOPC Builder定制的NIOS II软核处理器及与采集相关功能的“软” 硬件模块来实现信号的采 .. [查看全文]
基于FPGA的高速数据采集系统接口设计
2012-06-02 黄伟,罗新民 19
当前,越来越多的通信系统工作在很宽的频带上,对于保密和抗干扰有很高要求的某些无线通信更是如此,随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高,在某些电子信息领域,要求处理的频带要尽可能的宽、动态范围要尽可能的大,以便得到更宽的频率搜索范围,获取更多的信息量。因此,通信系统对信号处理 .. [查看全文]
FPGA三国志-第一篇/不可不看的故事
2012-06-02 wisdomz 12
CPLD的时代 我在12年前,偶然接触PLD,没有想到自己居然就在这个行当里安身下来。可是这个行业也的确是个飞速发展的行业,十多年过去后,从当初的接近十家主要供应商,到今天已经激烈搏杀后,只有差不多如论坛题目一样的,成为了今天三足鼎立的局面。想来想去,决定以这个名字作为论坛的主题。同时也和大家分享我多年来的一 .. [查看全文]
用Verilog-HDL做CPLD设计(时序逻辑电路的实现)
2012-06-02 常晓明 李媛媛 44
Verilog-HDL与CPLD/FPGA设计应用讲座 第 8 讲 用Verilog-HDL做CPLD设计 时序逻辑电路的实现 8.1 闪烁灯的实现 8.2 流水灯的实现 8.3 可编程单脉冲发生器 在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则不同于它,其特点是:在任意 .. [查看全文]
从实例中学习OrCAD-PSpice 10.3-AA(第7章 电应力工具)
2012-06-02 43
第7章 电应力(Smoke)工具的使用 电子电路在工作过程中,常因某(些)个元器件承受的热电应力超出其安全工作条件,降低其可靠性,严重地导致冒烟烧毁。因此,“冒烟报警”提高电路工作的可靠性,对一些安全性要求较高的电路(网络)采用降额设计已纳入电子工程师视野。本章结合电路实例简介可靠性、降额设计的基 .. [查看全文]
FPGA的FIR抽取滤波器的设计
2012-06-02 佟力永 16
1、引言 抽取滤波器广泛应用在数字接收领域,是数字下变频器的核心部分。目前,抽取滤波器的实现方法有3种:单片通用数字滤波器集成电路、DSP和可编程逻辑器件。使用单片通用数字滤波器很方便,但字长和阶数的规格较少,不能完全满足实际需要。使用DSP虽然简单,但程序要顺序执行,执行速度必然慢。现场可编程门阵列(FPGA .. [查看全文]
Xilinx FPGA开发环境的配置
2012-06-02 风子心 30
一、配置Modelsim ISE的Xilinx的仿真库 1、编译仿真库: A、先将Modelsim安装目录C=Modeltech_6.2b下面的modelsim.ini改成存档格式(取消只读模式); B、在DOS环境中,进入Xilinx的根目录,然后依次进入bin,nt目录; C、运行compxlib -s mti_se -f all -l all -o C:Modeltech_6.2bxilinx_libs。 注意:需要根据你安装的modelsim目录 .. [查看全文]
关于modelsim的使用
2012-06-02 22
由于modelsim命令模式查看波形不方便,所以我们在仿真结束后查看波形进行查看,就需要存储波形。下面是网上的一点东西,给我的仿真带来了方便。 VCD system task calls in the Verilgsource code. .可以通过在源代码中添加语句来实现 initial begin $Dumpfile("./test.fsdb"); $Dumpvars(0,test); #60000000 $finis .. [查看全文]
Verilog HDL设计练习进阶(三)
2012-06-02 13
练习三. 利用条件语句实现较复杂的时序逻辑电路 目的:掌握条件语句在Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系,Verilog HDL提供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有if…else和case…endcase两种结构,用法和C程序语言中类似。两者相 .. [查看全文]
基于FPGA的FIR滤波器的实现
2012-06-02 郭继昌 向 晖 滕建辅 李香萍 25
摘 要: 提出了一种采用现场可编程门阵列器件 FPGA并利用窗函数法实现线性 FIR数字滤波器硬件电路的方案,并以一个十六阶低通 FIR数字滤波器电路的实现为例说明了利用Xilinx公司 XC4000系列芯片的设计过程。设计的电路通过软件程序进行了验证和硬件仿真,结果表明电路工作正确可靠,能满足设计要求。 关键词: FPGA FIR数字滤 .. [查看全文]

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