一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]

摘 要：本文介绍了一种采用级联结构在FPGA上实现任意阶IIR数字滤波器的方法。此设计扩展性好，便于调节滤波器的性能，可以根据不同的要求在不同规模的FPGA上加以实现。 IIR数字滤波器在很多领域中有着广阔的应用。与FIR数字滤波器相比，它可以用较低的阶数获得高选择性，所用存储单元少，经济而效率高，在相同门级规模和相同 .. [查看全文]

你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。 // These are the symbolic names for states // 定义状态的符号名称 parameter[1:0] S0 = 2'h0, S1 = 2'h1, S2 = 2'h2, S3 = 2'h3; // These are the current state and next state variables // 定义当前状态和下一状态变量 reg [1:0] state; reg [1: .. [查看全文]

许多朋友在进行Nios II系统的学习，开发中，常常会遇到许多问题；我也会经常接到许多E-Mail，以及电话，询问一些nios开发中的问题。我对这些问题进行了总结，写成了这篇文章。如果本文能对您有一点点帮助，我都会感到非常高兴。 对于许多问题，您仍然需要参考Altera提供的官方参考文档以及随机的help文档。 一。硬件相关： 1.EP .. [查看全文]

CAM（Content Addressable Memory，内容可寻址存储器）是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较，迅速判断出输入数据是否与CAM中的存储数据项相匹配，并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。 本文介绍一种用Ve .. [查看全文]

摘要：以三个单片机组成的系统为例介绍一种单片机多机冗余容错设计。阐述设计中关键的时钟同步技术和总线仲裁方法，给出控制模块的VHDL语言描述。 本文提出一种表决式单片机多机冗余设计方案。该方案不同于中央系统的多机冗余设计。大规模系统冗余大多采用完善而复杂的机间通讯协议实现系统重构，不太注重系统的实时性。本方 .. [查看全文]

摘要：直接数字频率合成器DDS具有极高的分辨率、频率转换速度快、相位噪声低等优点。以ALTERA公司的CPU软核Nios为基础，利用Quartus II软件和Sopc Builder，采用两级DDS和动态分频法，提高了信号源的精度。采用双口ROM可以很方便的同时输出两路具有一定相位差的信号，而且频率幅度可调。另外着重介绍了怎样用Matlab产 .. [查看全文]

在使用Altera的FPGA时候，由于系统需求，需要在管脚的内部加上上拉电阻。Quartus II软件中在Assignment Editor中可以设置。具体过程如下： 1. 在菜单Assignments中选择Assignment Editor. 2. 在弹出的界面里选择I/O Features.找到Node. 3. 选择Node Finder选项后弹出如下界面 首先点击List 按钮,这里可以根据需求,列出仅 .. [查看全文]

本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。 在不远的将来，嵌入式系统设计师将能够根据哪个更有利于解决设 .. [查看全文]

模组（module)的概念 -------------------------------------------------------------------------------- Verilog中的基本单元是模组（module）。 模组代表一些可以用硬体实践的逻辑实体。 例如,一个模组可以是一个逻辑闸、一个三十二位元计数器、一个记忆体子系统、一个机算机系统或是一个用网路相连的多部电脑。 模 .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS PORT( f, p, d: INSTD_LOGIC:='0'; speed : inSTD_LOGIC_VECTOR(1 downto 0); coil : OUTSTD_LOGIC_VECTOR(3 downto 0) ); END step_motor; ARCHITECTURE behavior OF s .. [查看全文]

摘要：提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA 技术设计了该系统，并用FPGA实 .. [查看全文]