如果你连接了一个机械键盘到FPGA，那么你可能会碰到一些问题。这里我们按下键盘10次，希望LED显示00000010，但最后的结果如下... 按键防抖项目 这个项目包括两个部分: 第一部分: 问题描述 第二部分: 解决办法 链接 * 按键防抖指南 按键防抖 - 问题描述 假设我们需要连接一个键盘到FPGA，硬件上，我们可能这样实现: 但是，机械按 .. [查看全文]

摘要：在反辐射导弹的雷达导引头中，信号跟踪器的实时性是影响系统性能的重要因素之一。介绍了利用高性能FPGA丰富的资源实现的多路脉冲重复频率跟踪器，它解决了在密集信号环境下信号跟踪的实时性问题，减小了系统体积。经过实验验证，其各项指标均达到了设计要求。 随着高科技的迅速发展，现代战争已经不仅是传统意义战场上 .. [查看全文]

Verilog // Example of a 5-state Mealy FSM module mealy (data_in, data_out, reset, clock); output data_out; input [1:0] data_in; input reset, clock; reg data_out; reg [2:0] pres_state, next_state; parameter st0=3'd0, st1=3'd1, st2=3'd2, st3=3'd3, st4=3'd4; // FSM register always @ (posedge clock or .. [查看全文]

下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: //by - Newhand //in - Shanghai ZhangJiang //at - 20:39:41 2003-12-03 // using Mentor Graphics HDL Designer(TM) // ///////////////////////////////////////////////////////// .. [查看全文]

FPGA实现信号延时的方法汇总： 1、门延时数量级的延时（几个ns），可用逻辑门来完成，但告诉综合器不要将其优化掉（不精确，误差大，常常不被推荐）。比如用两个非门(用constraint 来告诉synthesizer 不要综合掉这些逻辑)。 2、使用delay cell，lcell。 3、采用更快的时钟，通过计数器来实现,对于比较小的延时,用两个DFF 级联就 .. [查看全文]

练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源 .. [查看全文]

程序很简单，但是可以引申到很多小的细节 library IEEE; use IEEE.std_logic_1164.all; entity parity is port ( a: in STD_LOGIC_VECTOR (8 downto 0); b: out STD_LOGIC ); end parity; architecture parity_arch of parity is begin process(a) variable even:std_logic; begin even:='0'; for i in a'range loop if a(i)='1' then eve .. [查看全文]

在现代数字系统中，FPGA(现场可编程门阵列)以计算机为开发平台，经过设计输入、仿真、测试和校验，直至达到预期结果。本文使用MathWorks公司的MATLAB软件和Altera公司的FPGA开发软件Quartus II进行FIR滤波器的设计仿真，并给出了设计的一般步骤。该方法能够直观地检验滤波器的设计效果，提高设计效率，缩短设计周期。 .. [查看全文]

一、 实验目的 熟悉并掌握Multisim10对单片机的仿真过程。 加深对单片机硬件以及软件理论知识的理解。 二、 实验原理 1、Multisim10 美国国家仪器公司下属的ElectroNIcs Workbench Group在今年年初发布了Multisim 10。新版的Multisim10，加入了MCU模块功能，可以和8051等单片机进行编程联调，该软件元件丰富，界面直观，虚拟 .. [查看全文]

奇数次分频器 module count(out,clk,clr); parameter N=5; output out; input clk,clr; reg out1,out2; reg [N/2:0] count1,count2; always @(posedge clk or posedge clr ) if(clr) begin count1=0; out1=0; end elsebegin count1 = count1 + 1; if( count1 == ((N+1)/2)) out1 =!out1; else if (count1==N) begin out1=~out1; coun .. [查看全文]

大部分FPGA采用基于SRAM(静态随机存储器)的查找表逻辑形成结构，就是用SRAM构成逻辑函数发生器。SRAM工艺的芯片在掉电后信息就会丢失，需要外加一片专用配置芯片。在上电时，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作。这就是在线可重配置ICR(In-Circuit Reconfigurability)方式。 Altera公 司生 .. [查看全文]

基于SRAM（静态随机存储器）的可重配置PLD（可编程逻辑器件）的出现，为系统设计者动态改变运行电路中PLD的逻辑功能创造了条件。PLD使用SRAM单元来保存配置数据。这些配置数据决定了PLD内部的互连关系和逻辑功能，改变这些数据，也就改变了器件的逻辑功能。由于SRAM的数据是易失的，因此这些数据必须保存在PLD器件 .. [查看全文]