构成并行乘法器的三个部分：部分积，华莱氏树，加法器。源程序也比较大，我也就挑这三个部分中的一些贴出来，我想这样也就足够了。如果各位网友，也想写的话，并且有困难的话，我将在能力范围之内提供帮助。这个乘法器我采用了5级流水线，10k20lab占用70%（其实还可以更少），速度46M（EP1C3可以跑到150M）。部分积：a .. [查看全文]

我们在调试完Nios II系统后，接下来的工作就是要把程序固化到NOR Flash（以下简称Flash）中，让其上电后自动运行。但是这又该如何做呢？我想大家一定会想到使用Nios的Flash Programmer。没错，就是用它。不过，Flash Programmer也不是随便拿来就能用的，如果设置不正确，照样无法使用。闲话少说，follow me。 说明：设置 .. [查看全文]

最近用SystemC做验证做上瘾了，写一个小文吧。 如何在ModelSim下编译和仿真SystemC的设计？ 如何在ModelSim下用SystemC的做验证？ SystemC作为一种系统级设计与验证语言，非常适合做复杂IC的验证，而不是用于RTL描述。很多人问我如何将SystemC综合和编译为可以下载的CPLD/FPGA的比特文件或者综合为ASIC网表，我的 .. [查看全文]

在使用Altera的FPGA时候，由于系统需求，需要在管脚的内部加上上拉电阻。Quartus II软件中在Assignment Editor中可以设置。具体过程如下： 1. 在菜单Assignments中选择Assignment Editor. 2. 在弹出的界面里选择I/O Features.找到Node. 3. 选择Node Finder选项后弹出如下界面 首先点击List 按钮,这里可以根据需求,列出仅 .. [查看全文]

第6章 蒙特卡洛（Monte Carlo）工具的使用 PSpice一直重视所设计的电路，要能适合于批量生产的需要。现在PSpice10.3单独设立Monte Carlo工具，使这一项工作得到加强。本章先简介容差分析的基本概念，其后重点介绍Monte Carlo工具的使用方法。 6.1容差分析 前几章所述电路分析法时，已经提过只将元件视作理想元件按标称值进 .. [查看全文]

第7章 电应力（Smoke）工具的使用 电子电路在工作过程中，常因某（些）个元器件承受的热电应力超出其安全工作条件，降低其可靠性，严重地导致冒烟烧毁。因此，“冒烟报警”提高电路工作的可靠性，对一些安全性要求较高的电路（网络）采用降额设计已纳入电子工程师视野。本章结合电路实例简介可靠性、降额设计的基 .. [查看全文]

本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。 在不远的将来，嵌入式系统设计师将能够根据哪个更有利于解决设 .. [查看全文]

大部分FPGA采用基于SRAM(静态随机存储器)的查找表逻辑形成结构，就是用SRAM构成逻辑函数发生器。SRAM工艺的芯片在掉电后信息就会丢失，需要外加一片专用配置芯片。在上电时，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作。这就是在线可重配置ICR(In-Circuit Reconfigurability)方式。 Altera公 司生 .. [查看全文]

在此之前，我曾经过介绍过如何建立最小（small)的nios系统（见文章nios无痛入门）。在这儿，我将要介绍如何建立一个常用的标准（Standard）Nios系统。如果本文能对您有一点点帮助，我都会感到非常高兴。 在本文中，我只挑要点讲一下，关于软件的详细使用指南，请您参考官方提供的help文档。我使用本站设计的ezNiosDK C6B开发 .. [查看全文]

一、计算机硬件环境要求 ： 1、操作系统： Microsoft Windows XP Home Edition SP2 2、基本配置： A、处理器：Intel CPU T2050 1.6GHz B、内存：512MB C、硬盘：60GB(其中软件安装的空问需要3GB) 补充： 上面的配置为笔记本的配置。因此对显卡没有什么特殊的要求。有条件的话，尽可能选择更高的配置。这样软件跑起来会更快。 .. [查看全文]

在现代数字系统中，FPGA(现场可编程门阵列)以计算机为开发平台，经过设计输入、仿真、测试和校验，直至达到预期结果。本文使用MathWorks公司的MATLAB软件和Altera公司的FPGA开发软件Quartus II进行FIR滤波器的设计仿真，并给出了设计的一般步骤。该方法能够直观地检验滤波器的设计效果，提高设计效率，缩短设计周期。 .. [查看全文]

练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和 @(posedge clk)或 @(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。 // half_clk.v: module half_clk( .. [查看全文]