摘要:分析了基于Altera公司CPLD芯片EMP7128SLC84-15进行相位测量的基本原理,给出了用EMP7128SLC8415进行相位测量的硬件实现电路及VHDL源程序｡ 1 器件简介 EMP7128SLC84-15是Altera公司的MAX7000S系列CPLD,它采用CMOS工艺,并以第二代矩阵结构为基础,实际上也是一种基于E2PROM的器件｡EM .. [查看全文]

我们知道格雷码计数的特点就是相邻的码字只有一个比特不同，那么我们在设计格雷码计数时找到这个比特取反就是了。找到这个比特的思路: 先将格雷码换算成二进制码，此二进制码中从LSB到MSB第一个为'0'的比特对应的格雷码位置即为所需位置，如果全'1'则MSB的位置为所需位置。下面以循环格雷码为例，给出一个VHDL程序。Li .. [查看全文]

VCS VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、 .. [查看全文]

1 引言 有限状态机FSM(Finite State Machine)及其设计技术是实用数字系统设计中实现高效率、高可靠逻辑控制的重要途径。传统的状态机设计方法需进行繁琐的状态分配、绘制状态表、化简次态方程等，而利用VHDL可以避免这些繁琐的过程，直接利用状态转换图进行状态机的描述，所有的状态均可表达为CASE_WHEN结构中的一条CA .. [查看全文]

练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 2.了解assign与always两种组合逻辑电路实现方法之间的区别。 仅使用assign结构来实现组合逻辑电路，在设计中会发现很多地方会显得冗长且效率低下。而适当地采用always来设计组合逻辑，往往会更具实效。已进行的范例和练习中，我们 .. [查看全文]

你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。 // These are the symbolic names for states // 定义状态的符号名称 parameter[1:0] S0 = 2'h0, S1 = 2'h1, S2 = 2'h2, S3 = 2'h3; // These are the current state and next state variables // 定义当前状态和下一状态变量 reg [1:0] state; reg [1: .. [查看全文]

这里我们将让我们的FPGA播放声音和音乐。我们从产生一个单频音开始。然后，逐步让它实现一些更加有趣的功能，例如播放警笛和曲子。 这个工程中用到的硬件器件包括：一块Pluto板、一个扬声器(speaker)以及一个1千欧姆的电阻(resistor)。 关于此硬件系统的一个更加正式的表示方法如下图所示: 振荡器(oscillator)产生一个固定频 .. [查看全文]

1. 引言 随着FPGA的设计速度和容量的明显增长，当前流行的FPGA芯片都提供高速总线，例如DDR内存总线，PCI-X总线、SPI总线；针对超高速的数据传输，FPGA通过集成SerDes提供高速串行IO，支持各种诸如PCI-E、GBE、XAUI等高速串行总线协议，为各种不同标准的高速传输提供极大的灵活性。典型的高速FPGA器件提供的每一条物 .. [查看全文]

摘要：介绍利用ACTEL公司的APA150型现场可编程门阵列(FPGA)实现对DS18B20型温度传感器的通信控制，使CPU可以方便地从FPGA中读取温度测量结果和DS18B20的48位ID值。 1 引言 DS18B20是DALLAS公司生产的一线式数字温度传感器，采用3引脚TO-92型小体积封装；温度测量范围为-55℃～+125℃，可编程为9位～12位A/D转 .. [查看全文]

摘要：近几年嵌入式Internet开始迅猛发展，但绝大多数嵌入式Internet都使用微控制器和相应的软件来实现。本文介绍一种基于硬件来实现嵌入式Web Server的方案。该方案的核心思想是用VHDL语言来设计实现，并且用FPGA进行验证。 关键词：VHDL Internet协议 控制信息协议 数据报 最近几年随着Internet应用的迅猛发展，Intern .. [查看全文]

步骤一 绘出电路图、设置分析参数、存档及执行仿真 1、半导体元件均有其对应的仿真模型，所以我们可以根据自己的需求更改其模型型参数，以产生一个与元件有不一 样输入输出特性的二极管。首先新开一个项目D1N4002_1,然后如图1绘制电路图（也可以由D1N4002绘图页内复制 过来）。 图1 测量二极管V-I特性曲线的电路 2、然后用鼠 .. [查看全文]

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]