十五计数器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fiveteencout IS PORT(clk,reset,enable : IN std_logic; count : OUT std_logic_vector(3 downto 0)); END fiveteencout; ARCHITECTURE counter OF fiveteencout IS SIGNAL count_int:std_logic_vector(0 to 3); BEGIN PROC .. [查看全文]

HK-1型霍尔接近开关组成的计数器电路 图中采用了光电耦合器隔离和8位计算器。每当磁钢接近HK－1开关一次，计算器记一个数，并累加，从而完成计数功能。 [查看全文]

1．实验任务利用AT89S51单片机的T0、T1的定时计数器功能，来完成对输入的信号进行频率计数，计数的频率结果通过8位动态数码管显示出来。要求能够对0－250KHZ的信号频率进行准确计数，计数误差不超过±1HZ。2．电路原理图3．系统板上硬件连线（1）．把“单片机系统”区域中的P0.0－P0.7与“动态数码显示”区域中的AB .. [查看全文]

我们知道格雷码计数的特点就是相邻的码字只有一个比特不同，那么我们在设计格雷码计数时找到这个比特取反就是了。找到这个比特的思路: 先将格雷码换算成二进制码，此二进制码中从LSB到MSB第一个为'0'的比特对应的格雷码位置即为所需位置，如果全'1'则MSB的位置为所需位置。下面以循环格雷码为例，给出一个VHDL程序。Li .. [查看全文]

写一个既紧凑又能满足定时要求的定时器可能会有一点棘手。根据你在面积和速度方面的要求，以及你所使用的具体器件的不同，你可能需要尝试完全不同的设计方法。 如果你需要设计一个计数速度很快的计数器，你最好先查找一下你所使用的FPGA设计工具中是否有厂家提供的现成的计数器单元。因为厂家提供的设计单元库针对特定的器件 .. [查看全文]

一、引言 当被测信号通过计数器的整形电路时，被测信号上叠加的噪声可能使比较器的输出信号翻转，形成寄生输出脉冲，从而造成计数误差。噪声信号引起的寄生输出脉冲平均周期为 Tn = Vn(RMS) /R（1） 式中Vn(RMS) 为叠加在被测信号上的RMS噪声电压，R为被测信号的摆率。当被测信号为正弦波时，比较器采用过零触发，则有 Tn = .. [查看全文]