FIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有 .. [查看全文]

十五计数器library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fiveteencout IS PORT(clk,reset,enable : IN std_logic; count : OUT std_logic_vector(3 downto 0)); END fiveteencout; ARCHITECTURE counter OF fiveteencout IS SIGNAL count_int:std_logic_vector(0 to 3); BEGIN PROC .. [查看全文]

4位乘法器,vhdl -- --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed mulitplier: -- A (A) input width : 4 -- B (B) input width : 4 -- Q (data_out) output width : 7 -- Download from : http://www.pld.com.cn --------------------------------- .. [查看全文]

----------------------------------------------------------------------------- -- --The following information has been generated by Exemplar Logic and --may be freely distributed and modified. -- --Design name : pseudorandom -- --Purpose : This design is a pseudorandom number generator. This des .. [查看全文]

引言 VHDL是一种硬件描述语言，于1983年被IEEE制定为国际标准IEEE1076。近年来国内引进和出版了不少教材，使其在国内得到迅速推广。由于VHDL最初目的是为了实现硬件的建模而被提出的，所以其措施能力超越了数字逻辑集成电路的范围。而现有的EDA工具基本上只能支持VHDL的子集，特别是针对FPGA/CPLD器件进行的不同的综 .. [查看全文]

1 引言 IEEE1394是在计算机与外设直接进行高速数据传输的串行总线，因其具有传输速度高、支持即插即用、支持多达63个设备级联、以及设备间传输无需主机干预等特点，以至从其一出现就备受青睐。因IEEE 1394协议中的物理层可以在链路层不激活的情况下，作为中间节点而存在于1394网络中，物理层具有单独存在的意义，因此应用 .. [查看全文]

1 引言 随着微电子技术的迅速发展，人们对数字系统的需求也在提高。不仅要有完善的功能，而且对速度也提出了很高的要求。对于大部分数字系统，都可以划分为控制单元和数据单元两个组成部分。通常，控制单元的主体是一个有限状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号序列。MOORE型有限状态机的设计方 .. [查看全文]

学过VHDL的人都知道，VHDL是提供了操作符“＋”，而且在很多情况下，我们是可以直接用这个加操作符的。但是，VHDL提供的加法操作只能给出 “和”，却无法给出“进位”。例如我们在设计计数器的时候经常用到的加1操作，对于一个8位的计数器，当计数器的结果为0xff时，如果在加1就为 0x0 .. [查看全文]

--文件名：lcd_driver.vhd。 --功能：FGAD驱动LCD显示中文字符“年”。 --最后修改日期：2004.3.24。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity lcd_driver is Port ( clk : in std_logic; --状态机时钟信号，同时也是液晶时钟 .. [查看全文]

摘　要 ：VHDL(超高速集成电路硬件描述语言)目前在电子设计领域得到了广泛应用。本文介绍了使用VHDL语言实现CPLD设计的方法，并以此方法在ALTERA公司的CPLD器件 EPM7128SQC100-10上实现8位到32位的双向数据转换器芯片。 关键词 ：VHDL,CPLD,数据转换器,设计 引言 随着CPLD(Complex Programmable Logic Device)、 .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_arith.all; ENTITY dccount IS port ( clk: IN STD_LOGIC; AI : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CO : out STD_LOGIC_VECTOR(3 DOWNTO 0); pulse: IN STD_LOGIC; driverA,driverB: OUT STD_LOGIC; S : OUT S .. [查看全文]

4位除法器,vhdl -- -- --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed divider -- A (A) input width : 4 -- B (B) input width : 4 -- Q (data_out) output width : 4 -- DIV_BY_0 (DIVz) output active : high -- Download from : http://www.pld.com.c .. [查看全文]