1. 引言 随着科学技术的发展，无线技术逐渐取代有线技术，仅支持静态固定拓扑的无线网络也逐渐被支持动态变化拓扑的无线网络取代。在短距离的无线控制、监测、数据传输领域，通用的技术有802.11、蓝牙、HomeRF等，它们各有自己的优势，但仍然存在功耗大、组网能力差等劣势。为了弥补上述协议的不足， ZigBee联盟于2004年1 .. [查看全文]

FPGA的公司实际上换而言之,也可以成为EDA的公司了,只是他们在这方面的能力是否强大而已.这3家公司中,拥有自己HDL的公司只有Altera.可能很多人不太清楚,就是AHDL,当然这种语言的辉煌期已经过去了.这里说这个,绝对不是鼓励大家用这个语言. 这3家主要的开发软件大家都知道,在中国应该以Quartus II用的最广.ISE次之.但是现 .. [查看全文]

本文介绍了以51系列单片机为控制单元，以数模转换器DAC0832输出参考电压，以该参考电压控制电压转换模块LM350的输出电压大小。该电路设计简单，应用广泛，精度较高等特点。引言目前所使用的直流可调电源中，几乎都为旋纽开关调节电压，调节精度不高，而且经常跳变，使用麻烦。利用数控电源，可以达到每步0.1V的精度，输 .. [查看全文]

由于调试耗费了我太多时间，所以记录下来，方便以后复习，同时也希望能给初学者一点儿启示，大家少走弯路。 我是去年开始听说ARM的，可能是本人太闭塞了吧。看到后就有一种想玩的冲动，想从51升级ARM。网上都说44B0比较适合初学者。机缘巧合，21ic上看到有人叫卖44B0空板，很便宜100RMB，主板加简易JTAG小板。做研发的 .. [查看全文]

时钟芯片DS1302 的keil c程序 ;********************************************************************* ; 公司名称： ; 模块名称：DS1302.a51 ; 功能：实时时钟模块时钟芯片型号：DS1302 ; 说明：(修改版) ; 程序设计：zhaojunjie ; 设计时间：2002.05.04 ; 版 本 号：20020504 ;***************************** .. [查看全文]

上期主要介绍了基于ARM的嵌入式系统软件开发中，怎样来对必要的C库函数进行移植和重定向，以及如何根据不同的目标存储器系统进行程序编译和连接设置。本期介绍程序中的存储器分配和如何根据设置正确初始化系统。 放置堆栈和heap Scatterloading机制提供了一种指定代码和静态数据布局的方法。下面介绍如何放置应用程序的堆栈 .. [查看全文]

在一些恶劣的环境或者人难以到达环境下工作的钢丝绳，需要对它进行无损探伤检测和监测时，通过采集数据无线发送的方式是一种较好的选择，但是这种情况下也造成了更换电池的困难，于是对系统的功耗问题提出了更高的要求。介绍一种解决方案，利用Zigbee兼容的无线发射芯片和一款低功耗的MCU为核心组成数据采集以及无线传输的 .. [查看全文]

先声明一下，我是用 ICC 的，版本 ICC6.31a Pro。Proteus 是支持 COF 文件调试的。在用 ICC时，你应该改一下编译器选项，AVR Studio Version 选 Studio 3.x，这样在 Proteus中可看到原代码了。 在 Proteus 中，完成绘制原理图和添加调试文件后（COF 文件），单击会出现AVR Source Code 窗口，如果在调试状态下没出现，请 .. [查看全文]

已经移植到uCLinux下的主要用户程序简介： boa：适合于嵌入式应用的WebServer busybox：适合于嵌入式应用的工具软件集 dhcpcd、dhcpd、dhcp-isc： dhcp协议客户端和服务器端守护进程 diald：电话拨号守护程序 ethattach：网卡添加和管理工具软件 fileutils：适合于嵌入式应用的文件管理工具软件 flashw：Flash写入程序 flatfsd： .. [查看全文]

我刚刚接触modelsim，我想大多数菜鸟跟我一样，看过如何使用ModelSim的介绍，说句实话，那些介绍写的都太过简单，仿佛大家都不屑写上一些比较“弱智”的步骤，恰恰就是这些看似累赘的步骤，难为我好久。 教程上都写道，modelsim的简单使用方法如下：建立库- 影射库到物理目录 - 编译代码 - 启动仿真。首先建立库就 .. [查看全文]

借用zqadam的逻辑改的： `define S1 0 `define S2 1 `define S3 2 `define S4 3 `define S5 4 `define S6 5 `define S7 6 `define S8 7 module clk_gen2 (clk,reset,clk1,clk2,clk4,fetch,alu_clk); input clk,reset; output clk1,clk2,clk4,fetch,alu_clk; wire clk,reset; reg clk2,clk4,fetch,alu_clk; reg[7:0] state,next_state .. [查看全文]

一般认为 Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多 写了第一个verilog程序，是一个加法器内容如下 module adder(count,sum,a,b,cin); input[2:0] a,b; input cin; output count; output [2:0] sum; assign{count,sum}=a+b+cin; endmodule 开始编译出现了几次错误，后来发现给实体 .. [查看全文]