看到了上面地弹分析和相关波形,我们第一感觉总会认为地弹最大的危害是给输出信号增加了下冲。其实不然,地弹最大的危害其实在于对输入的影响――会形成二次触发。下面结合图分析一下二次触发是怎么形成的。
再构造一个简单模型。在前面的模型基础上给芯片A加入了一个输入端――构造一个触发时钟的上升沿。模拟场景为:在9.8ns的时候这个上升沿产生,上升时间大概为660ps。在10ns的时候时钟信号达到高电平并触发了所有输出由高电平翻转为低电平。
真实情况下,时钟输入端的6pF电容(管脚电容)下边应该接到芯片地的,但那样波形会比较复杂(不是一个单调的上升沿),为获得一个单调的上升沿,以更直观的说明问题,暂把电容模型直接并在时钟输入与PCB的地之间。
可以看到下面的波形情况:
而对芯片来说,接收端的信号是相对内部地的。也就是说对于芯片A来说,它认为输入时钟是信号与内部地的差。即芯片理解的波形是下面的样子:
可以看到芯片内会认为时钟上有一个回沟,从而造成触发器的二次触发。如果是一个计数器时钟输入的话一个上升沿就会被计为两个上升沿;如果是锁存器的话,就会重新锁存一下数据,这里需要注意,这个回沟会叠加到每一个输入信号端。也就是说二次触发时锁存到的数据可能是错误的数据!
这里仿真的回沟幅度比较大,主要是一次触发后的那个下降沿(对应电感两端的上升沿)。如果情况真的如我们上面看到的波形一样,那芯片怎么还能正常工作呢??下面来解释一下:
其实,上面为了更好的理解对输入的影响,对大家做了一个误导。(今天愚人节,说谎有理^_^)关键就在那个输入端的6pF电容!把这个小电容按实际情况接到芯片内部地上的话,情况就大不一样了。
下面看一下相对PCB地平面输入时钟波形和芯片内部地的电平变化:(高的一条线为输入时钟信号,低的一条为芯片内部地。在9.8ns和10ns分别有一次正向跳变。)
这时,内部认为输入信号电平低然是两者之差:
怎么会这样?回沟完全没有了!?只是在10ns后出现了一个小台阶…下面我们分析一下原因^_^
小台阶的出现是因为芯片B的输入端积累的正电荷反灌了回来,而又不能马上通过电感(电感的电流不能瞬间变化),于是在电感两端产生了一个与输出电压相等的电势。而在9.8ns的时候由于时钟信号的高电平,已经有电流通过输入端小电容,然后又通过电感了。于是电感中已经允许有电流通过,在10ns的时候电流再回灌的话就可以通过电感了,(这个时候前边时钟输入端的小电容基本不过电容了,所以看到前一个波形里时钟会有两个跳变)于是回沟就看不到了(但并不是没有了,图上看不到回沟主要是因为10ns的时候时钟信号在中心电平附近,还和很多条件相关,比如:把输入时钟端的电容设为4pF的话,就又有了一个小回沟,就不细说了,要不今天就甭吃晚饭了^_^)。
下面再做一点很小的修改(在时钟信号线或芯片管脚与PCB的地之间有一个小电容1.5pF):
呵呵,是不是有想吐的感觉?它又出来了…
地弹要测量芯片内部的地电平变化,总不能割开芯片去测吧?确实是没有办法直接测到,不过,对CPLD或FPGA可以大致的测量内部地弹情况的。可以把某一个管脚设为低电平输出。大多芯片内部地与输出低电平之间的压差是基本不变的。测量这个低电平输出的电压波形就能反应出内部地弹情况了。示波器带宽要够啊!对测试技巧要求也比较高^_^
地弹的规避:
通过上面的分析,我们了解了地弹的机理,可以采取一些措施来规避(暂时只能想到这些了):
1、设计CPLD或FPGA等逻辑器件的时候尽可能不要同时对大量的输出进行翻转。
2、输出不要带太多负载。
3、加始端串阻匹配。相当于增大了开始建的模型里的RL。
4、终端并联匹配也能起到很好的效果。(电流可以不单走电感了)
5、对芯片前边的输入也不容忽视,可以看到例中1.5pF小电容的作用^_^(一个小过孔焊盘与地之间的电容也近0.3pF呢。)
芯片制造商也可以:
1、引比较多的地线,减小LG。
2、改进制造工艺,减小LG。(几乎是到头了…)
3、芯片内部将输入和输出地分开,这样输出引起的地弹就不会影响到输入端了。也就避免了二次触发。
4、采用差分结构。差分结构里也有电感,但是对差分结构进行分析的话,不难发现电感中的电流在0和1的逻辑状态是方向和大小都不变的。不会有电平翻转后电荷不能通过电感的现象。
和地弹机理相同,还有电源弹射呢^_^机理相同,就不再重复了。
本想花一上午搞定的,没想到整整花了一天时间…有点奢侈了。当过节了,希望对大家有用。水平有限,有理解错误的地方还望提醒。
QQ:37564275
全国电子工程师团结起来!咱们没理由输给那些老外的。
下面附上一些常见封装的引脚电感LG。
14脚DIP:8nH。
68脚DIP:35nH。
68脚PLCC:7nH。
丝焊:1nH。(将一个未密封的管芯背向放在PCB板上,把芯片上的小焊盘和PCB之间的小焊盘用细线焊接起来,很少用)
BGA:0.1nH。