一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]

内容未做证实，仅供参考。 1.hello.c文件内容 #include #include "veriuser.h" static PLI_INT32 hello() { printf("Hi there\n"); return 0; } s_tfcell veriusertfs[] = { {usertask, 0, 0, 0, hello, 0, "$hello"}, {0} /* last entry must be 0 */ }; 2.hello.v文件内容 module hello; initial begin $hello .. [查看全文]

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]

随着数字时代的到来，数字技术的应用已经渗透到了人类生活的各个方面。数字系统的发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Ｍｏｏｒｅ'ｓ Ｌａｗ）的预言也在集成电路的发展过程中被印证了，数字系统的设计理念和设计方法在这过程中发生了深刻的变化。从电子ＣＡＤ、电子ＣＡＥ到电子设计自动化（ＥＤＡ .. [查看全文]

锁存器 vhdl Library IEEE ; use IEEE.std_logic_1164.all ; ENTITY latchinf IS PORT ( enable, data : IN BIT; q : OUT BIT ); END latchinf; ARCHITECTURE maxpld OF latchinf IS BEGIN latch : PROCESS (enable, data) BEGIN IF (enable = '1') THEN q END IF; END PROCESS latch; END maxpld; [查看全文]

交通灯控制器 /* 信号定义与说明： CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOU .. [查看全文]

可综合的Verilog FIFO存储器 This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is 4 and the FIFO width is 32 bits. The input/output p .. [查看全文]

TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。本文介绍TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真，并分析仿真结果。 在对VHDL 源程序进行仿真时， 由于有的输入输出关系仅仅靠输入波形或编写testbench 中的信号输入是难以验证结果正确 .. [查看全文]

在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但是对于板外信号，或者板内其他干扰造成较大的抖动时只好采用积分电路来滤波，即串一个电阻还要并一个电容接地。 同样在VHDL中我们可以采用类似的办法，对于小于触发器建立时间的毛刺可以用时钟打一下实现 .. [查看全文]

摘 要 ：从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因，并提出了相应的解决方法。 近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级 .. [查看全文]

一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

摘 要：集成电路设计越来越向系统级的方向发展,并且越来越强调模块化的设计。SPI(Serial Peripheral Bus)总线是Motorola公司提出的一个同步串行外设接口,容许CPU 与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点,介绍了其4条信号线,SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款 .. [查看全文]