用VHDL语言设计延时电路时一般用计数器或计数器的级联来实现。 下面以一个实例来说明如何实现任意时间量的延时。 在5 MHz时钟CLK控制下对同步信号SYNC进行N延时(SYNC脉冲宽度为2 μs，脉冲重复频率为1 kHz；0μs≤N≤998 μs)。要求每次在同步脉冲上升沿到来时开始延时，并在延时结束后产生宽度为10 μ .. [查看全文]

随着EDA技术得发展,CPLD已经在许多方面得到了广泛应用,而串行通信是实现远程测控的重要手段。本文利用VHDL语言在CPLD上实现了串行通信,完全可以脱离单片机使用,克服了单片机的许多缺点。 串口结构及内容 本设计所采用的是异步通信方式,可以规定传输的一个数据是10位,其中最低位为启动位(逻辑0低电平),最高位为停止位(逻 .. [查看全文]

【数字信号的发送和接收】：设计一个5位数字信号的发送和接收电路，把并行码变为串行码或把串行码变为并行码，串行偶校验检测器可通过异或实现。在数据接收端，只有在代码传送无误后，才把数据代码并行输出。数据传送的格式采用异步串行通信的格式，包含起始位、数据位、校验位、停止位和空闲位。 数据发送模块：将并行数据加 .. [查看全文]

1．引言 当前以硬件描述语言为工具、逻辑器件为载体的系统设计越来越广泛。在设计中，状态机是最典型、应用最广泛的电路模块，其在运行速度的高效、执行时间的确定性和高可靠性方面都显现出强大的优势。状态机及其设计技术水平决定了系统设计的优劣[1]。如何设计一个最优化的状态机是我们必须面对的问题。 本文将详细讨论状态 .. [查看全文]

在VHDL的表述逻辑的PROCESS中,如果一个信号被条件调用或者,有信号在付值语句右侧出现,而这些信号又没有在敏感表中,则输出信号会形成 LATCH.对输入信号很多的逻辑最好不要用process表达,而用When...ELSE 或With...select等其他. 另外还有其他情况也可以生成latch.下面是一个例子. ... signal A : std_logic_vector( 3 do .. [查看全文]

--8位总线收发器：74245 vhdl -- Octal Bus Transceiver -- This example shows the use of the high impedance literal 'Z' provided by std_logic. -- The aggregate '(others => 'Z')' means all of the bits of B must be forced to 'Z'. -- Ports A and B must be resolved for this model to work correctly (hence std_lo .. [查看全文]

1ISE 软件的运行及ModelSim 的配置 2创建一个新工程 3创建一个VHDL源文件框架 4利用计数器模板向导生成设计 *5仿真 6创建Testbench波形源文件 7设置输入仿真波形 *8调用ModelSim 进行仿真简介 9调用ModelSim 进行行为仿真（Simulate Behavioral Model） 10转换后仿真（Simulate Pose-Translate VHDL Model） 11调用ModelSim .. [查看全文]

--三人表决器（三种不同的描述方式） vhdl -- Three-input Majority Voter -- The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways. ENTITY maj IS PORT(a,b,c : IN BIT; m : OUT BIT); END maj; --Dataflow style architecture ARCHITECTURE c .. [查看全文]

引言 在数字计算中，加、减、乘、除运算经常使用。在FPGA中，有加、减、乘、除的算法指令，但除法中除数必须为2的幂，因此无法实现除数为任意数的除法;而二进制除法算法中包含了减法、乘法、数的分解与合成、试商的判断等多种操作过程。因此，除法运算过程非常复杂，用VHDL编写除法运算很难实现。因此，作者根据二进制乘法 .. [查看全文]

现代化生产和科学研究对图像采集系统的要求日益提高。传统的图像采集卡速度慢、处理功能简单，不能很好地满足特殊要求，因此，我们构建了高速图像采集系统。它主要包括图像采集模块、图像低级处理模块以及总线接口模块等。这些模块是在FPGA中利用VHDL编程实现的。高速图像采集系统主要用于视觉检测。视觉检测中图像处理的 .. [查看全文]

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VHDL语言是IEEE工业标准硬件描述语言,它具有很强的行为描述能力,具有支持大规模设计的分解和已有设计的再利用功能．与原理图输入方式相比较,用语言的方式描述硬件电路,更容易修改和保存． 因此,目前VHDL在电路设计中得到了广泛应用． 由于VHDL包含的语句非常丰富,初学者不容易快速掌握,在使用时容易出现这样或那样的问题 .. [查看全文]