这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软 .. [查看全文]

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]

SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的 .. [查看全文]

摘要：以三个单片机组成的系统为例介绍一种单片机多机冗余容错设计。阐述设计中关键的时钟同步技术和总线仲裁方法，给出控制模块的VHDL语言描述。 本文提出一种表决式单片机多机冗余设计方案。该方案不同于中央系统的多机冗余设计。大规模系统冗余大多采用完善而复杂的机间通讯协议实现系统重构，不太注重系统的实时性。本方 .. [查看全文]

交通灯控制器 /* 信号定义与说明： CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOU .. [查看全文]

/*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后，可以产生一个 .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS PORT( f, p, d: INSTD_LOGIC:='0'; speed : inSTD_LOGIC_VECTOR(1 downto 0); coil : OUTSTD_LOGIC_VECTOR(3 downto 0) ); END step_motor; ARCHITECTURE behavior OF s .. [查看全文]

SDRAM接口的VHDL设计 RAM（随机存取存储器?犑且恢衷诘缱酉低持杏τ霉惴旱钠骷?，通常用于数据和程序的缓存。随着半导体工业的发展，RAM获得了飞速的发展，从RAM、DRAM(Dynamic RAM，即动态RAM)发展到SDRAM(Synchronous Dynamic RAM，即同步动态RAM)，RAM的容量越来越大、速度越来越高，可以说存储器的容 .. [查看全文]

下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: //by - Newhand //in - Shanghai ZhangJiang //at - 20:39:41 2003-12-03 // using Mentor Graphics HDL Designer(TM) // ///////////////////////////////////////////////////////// .. [查看全文]