在同步电路设计中，边沿检测是必不可少的！ 例如：在一个时钟频率16MHz的同步串行总线接收电路里，串行总线波特率为1Mbps。在串行总线的发送端是在同步时钟（1MHz）的上升沿输出数据，在接收端在同步时钟的下降沿对输入数据进行接收采样。在这个接收电路里检测同步时钟的下降沿是必不可少的。假设主时钟-clk，同步时钟-r .. [查看全文]

摘要：综合问题是FPGA设计过程中的关键环节，综合的结果就是系统设计的硬件结构，决定了系统的性能.文章通过RTI 电路模型来分析代码风格对综合结果的影响，介绍了著名的DC综合器的综合约束模型.为FPGA设计者提供最佳的综合设计策略. 随着计算机技术和微电子技术的发展，ASIC(Application Specific Integrated Circuit，专用 .. [查看全文]

硬件环境：SBC-2410X开发板（CPU：S3C2410X） 内核版本：2.6.11.1 运行环境：Debian2.6.8 交叉编译环境：gcc-3.3.4-glibc-2.3.3 第一部分 网卡CS8900A驱动程序的移植 一、从网上将Linux内核源代码下载到本机上，并将其解压： #tar jxf linux-2.6.11.1.tar.bz2 二、打开内核顶层目录中的Makefile文件，这个文件中需要修改 .. [查看全文]

注：以下纯属个人意见，错误在所难免，仅作参考和探讨，标准答案情参考官方书籍。 注：补充更新了2007年嵌入式系统设计师上午真题的全部标准答案 引言 2007年11月3日参加了嵌入式系统设计师的考试，意外的考进了全国50名。最近受导师所托，寻找这份试题和答案。而然在网上只能找到真题却没有发现答案。虽然《2007下半年试题 .. [查看全文]

4.1 uC/GUI简介 uC/GUI是Micrium公司开发的通用的嵌入式用户图形界面软件。它给任何使用图形LCD的应用程序提供独立于处理器和LCD控制器之外的有效的图形用户接口。可以应用于单一任务环境，也可以应用于多任务环境中。uC/GUI能够应用于任何LCD控制器和CPU的任何尺寸的物理显示或者模拟显示中。 uC/GUI的特点如下： 适用 .. [查看全文]

摘要：通常32位ARM嵌入式系统的中断向量表是在程序编译前设置好的，每次编写中断程序都要改C程序的汇编启动代码，相当繁琐。本文给出一种配置ARM中断向量表新方法。该方法比通常方法仅增加一条指令执行时间，简便高效，功能完备，向量表在运行时动态生成，C程序可以使用固定向量表的启动代码，并可隐藏起来。 一般32位AR .. [查看全文]

许多人第一次装linux ,都会被那个vmware-tools弄得晕头转向。现在详细向大家介绍如何安装linux下的vmwareTools.假设主机为windows，客户机为linux. 1.安装工具。让虚拟机运行于窗口状态，不要全屏，按ctrl+alt让鼠标释放出来。在vmware的菜单栏上选择“虚拟机”/"安装虚拟机工具“。然后切换到客户 .. [查看全文]

1 引言 飞机飞行状况监测及数据采集仪．用于采集飞机试飞时的各种飞行数据，要求大量的存储容量。在飞机回到地面后，需要方便地将采集数据传输到通用计算机上，以便作进一步的数据处理和分析。为了把采集的数据从采集系统传输到通用计算机内．在过去，是将数据存储部分设计为可分离的一个存储板，数据存储板上设计有CPU和串口 .. [查看全文]

对双向端口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。 例子： CODE: module dual_port ( .... inout_pin, .... ); inout inout_pin; wire inout_pin; wire input_of_inout; wire output_of_inout; wire out_en; assign input_ .. [查看全文]

如今社会上出现的利用克隆出租车、货车进行运营的现象日益严重。所谓克隆车，就是一辆或几辆无牌无证的车辆套用另一台有合法手续的车辆。这些车辆的车辆型号、外观、车牌照、行驶证件、保险、检验合格证、车船使用税、发动机、车架号都完全一样。因此.单从外观上根本无法识别车辆是否为合法车辆。据业内人士称，有些城市目前 .. [查看全文]

因为Linux是工作在保护模式下，所以用户态进程是无法象DOS那样使用显卡BIOS里提供的中断调用来实现直接写屏，故Linux抽象出FrameBuffer这个设备来供用户态进程实现直接写屏。 在继续下面的之前，先说明几个背景知识： FrameBuffer主要是根据VESA标准的实现的，所以只能实现最简单的功能。 由于涉及内核的问题，FrameB .. [查看全文]

1. 修改你的系统结构设计，或者VERILOG代码： 这个是最好的方法，另外一个是加TIMING CONSTRAINTS，这个我呆会儿说。具体的方法很多，比如切割大的逻辑，用一个大CLK(比如10NS)完成的大逻辑切割成两个小CLK（6NS）完成的小逻辑，这样虽然延时增加了，但是系统的频率上去了，你的设计就可以突破这个BOTTLE NECK. 那 .. [查看全文]