看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时间管理单元。 ----------------------------------------------------- DCM概述 DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移）,可以从0变到255。所以我们可以假设内部结 .. [查看全文]

Situation: 我们平时使用Verilog进行状态机编码时，通常使用parameter对状态名进行定义，这样写Case语句的时候就不会对这一串10摸不着头脑。可是通常这样做的话，在Modelsim里看到的还是一串10，使排错非常困难，特别是在用OneHot编码的时候，就看到一串0中间的一个1 #_# 简直要疯掉。 Question: 我们可不可以像VHDL一样 .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 1 讲 Verilog-HDL与CPLD/FPGA设计 1.1 从模拟世界到数字世界 1.2 数字电路的不同设计过程 1.3 用HDL描述数字电路 1.4 HDL有几种？ 1.5 硬件实现的承担者---CPLD/FPGA 1.6 Xilinx公司的CPLD--XC9500系列 1.7 结语 1.1 从模拟世界到数字世界 在70年代初期，家用电子产品末过于晶体管 .. [查看全文]

随着EDA技术得发展,CPLD已经在许多方面得到了广泛应用,而串行通信是实现远程测控的重要手段。本文利用VHDL语言在CPLD上实现了串行通信,完全可以脱离单片机使用,克服了单片机的许多缺点。 串口结构及内容 本设计所采用的是异步通信方式,可以规定传输的一个数据是10位,其中最低位为启动位(逻辑0低电平),最高位为停止位(逻 .. [查看全文]

本文所有讨论基于Windows操作系统，不保证完全正确。 SystemC在几十家大公司的支持下得到了长足的发展，它为我们进行系统级设计提供了一个新的选择，有这么多家大公司支持，SystemC必定会前途光明。本文讲述了如何使用使用VC60和ModelSim编译和仿真SystemC设计。 首先使用VC60编辑好你的设计，新建项目时选择C++ Co .. [查看全文]

摘要：讨论仿真软件Pspiee在单管振荡和双管振荡中存在的问题及解决方法. Pspice因其强大的仿真功能，在教育及科研领域得到了广泛的应用.但在使用的过程中，也存在一些问题，本文针对其在振荡电路仿真中遇到的问题及克服的方法进行总结讨论. 1 Pspice在单管振荡电路仿真中存在的问题及克服方法 1.1存在的问题 电路如图1：是一个 .. [查看全文]

【数字信号的发送和接收】：设计一个5位数字信号的发送和接收电路，把并行码变为串行码或把串行码变为并行码，串行偶校验检测器可通过异或实现。在数据接收端，只有在代码传送无误后，才把数据代码并行输出。数据传送的格式采用异步串行通信的格式，包含起始位、数据位、校验位、停止位和空闲位。 数据发送模块：将并行数据加 .. [查看全文]

1、编译ModelSim需要的Xilinx库 2、ISE中一些常用的实用功能 3、门控时钟整理与总结 4、JTAG连接不上 5、ISE中添加属性，使ModelSim能显示仿真代码覆盖率-Code Coverage 6、Xilinx软件安装事项 7、为什么Xilinx器件中BRAM大小是18K？ 8、Toggle Path是什么意思？ 9、iMPACT可不可以单独装？ 1、编译ModelSim需要的Xilinx库 首 .. [查看全文]

在VHDL的表述逻辑的PROCESS中,如果一个信号被条件调用或者,有信号在付值语句右侧出现,而这些信号又没有在敏感表中,则输出信号会形成 LATCH.对输入信号很多的逻辑最好不要用process表达,而用When...ELSE 或With...select等其他. 另外还有其他情况也可以生成latch.下面是一个例子. ... signal A : std_logic_vector( 3 do .. [查看全文]

这部分我们通过一个个专题讲述如何使用Debussy，其中涉及到的例子可以在debussy 的安装目录下的/demo 可以找到。 （一） 如何加载设计 ？ 方式1：命令行加载设计 > debussy –f run.f & 方式2：菜单命令加载 > debussy （运行调用debussy，出现nTrace 界面） File-> Import Design 选中From File 栏 选中run.f，点击AD .. [查看全文]

1．引言 当前以硬件描述语言为工具、逻辑器件为载体的系统设计越来越广泛。在设计中，状态机是最典型、应用最广泛的电路模块，其在运行速度的高效、执行时间的确定性和高可靠性方面都显现出强大的优势。状态机及其设计技术水平决定了系统设计的优劣[1]。如何设计一个最优化的状态机是我们必须面对的问题。 本文将详细讨论状态 .. [查看全文]

--8位总线收发器：74245 vhdl -- Octal Bus Transceiver -- This example shows the use of the high impedance literal 'Z' provided by std_logic. -- The aggregate '(others => 'Z')' means all of the bits of B must be forced to 'Z'. -- Ports A and B must be resolved for this model to work correctly (hence std_lo .. [查看全文]