Actual实参 指连接到元件端口的实际信号 如列表 G-1 中的信号 h i j k z

Entitytop is port(

i,j,k:in bit ;z:out bit);

end top;

architecture top oftop is

signal h:bit;

begin

u1:and2 port map(a=>i,b=>j,x=>h);

u2:or2 port map(a=>h,b=>k,y=>z);

end;

列表 G.1说明 实参 形参 的端口映象

Alias别名 与信号命名等效并可相互替换的另外一个名称

Antifuse反熔丝技术 与熔丝技术相反 反熔丝在初始状态下两个导体之间互相绝缘 但当加入足够高的编程电压之后即可形成通路

Architecturebody构造体 对实体的具体结构或行为进行描述的设计单元它与实体说明一起构成完整的设计实体

ASIC(Application-SpecificIntegratedCircuit)用户定制集成电路 针对特定功能要求设计的特定半导体器件 ASIC 不具备现场可编程能力 其设计制造过程面向具体应用 开发 ASIC 需要支付 NRE 费用 首批样片的交付时间约需数周到数月

Component元件 可被其它设计实体引用的一种设计实体 用以形成阶层结构

Componentdeclaration元件说明 它定义了元件的对外接口 在进行逻辑综合时必须指定与其配对的具体实体说明和构造体

Die管芯 指集成电路封装中的硅片 在一个大圆片中可以加工出多个相同电路经过切割之后即为能够进行封装的管芯

Diesize管芯面积 集成电路封装中硅片面积 通常以 mil2(1/1000(m)为单位

Entity设计实体 是对系统 电路板 芯片 元件或逻辑门的一种抽象 由实体说明和构造体组成

Entitydeclaration实体说明 它定义了实体的对外接口 并与构造体一起构成了完整的设计实体

Faulttolerance容错性 指在各种环境下 系统出错后自我纠正和恢复工作的能力 如宇宙飞船中的计算机就是一个容错性系统 在有限状态机中 容错性为受到干扰或进入非法状态之后 强制进入合法状态的能力

FIFO先人先出缓冲器 能够按输入次序储存数据 并以同样次序将其输出的半导体记忆元件 数据的字长为其宽度 数据的个数为其深度

Fitting装配 将门级或乘积项描述方式的设计文件转换到 PLD 或 CPLD 器件的编程文件的过程 该过程在逻辑综合之后进行 其结果通常 JEDEC 格式文件

Generic类属 一种可以在实际引用时对端口宽度 操作方式或特性进行指定的元件端口定义方法

Glitch干扰 如信号中的毛刺或额外出现的短脉冲

Holdtime保持时间 在存储元件的触发边沿出现之后 其数据输入端必须保

持稳定的最短时间 参阅 metastability setuptime

Library库 一种 VHDL 设计单元的特定集合 用于保存可重复使用的元件和类型说明

Local形参 在元件被引用时 用以联系其内部结构的端口名称 如列表 G.1 中and2 元件的 a b x or2 元件的 a b,y 都是形参

Logicblock逻辑块 在功能和结构上与 22V10 等小规模 PLD 相似 它包含乘积项 乘积项分配方式选择 可编程宏单元和 IO 单元 一片 CPLD 通常由两个或以上逻辑块组成 并通过可编程内部连线连接起来

Logiccell逻辑单元 FPGA 器件中的重复性基本构造单元 包括寄存器及其附加逻辑

Macrocell宏单元 在 PLD 或 CPLD 器件中的一种由存储单元 极性控制和反馈回路组成的基本构造单元

Mealymachine输出信号与时钟不同步的状态机 参阅 Mooremachine

Metalogicvalue中间逻辑值 如 IEEE1164 标准中类型 std-logic 所定义的U X W 和 主要用于对 VHDL 模型进行模拟 分别表示未初始化未知 弱未知和无关项 IEEE 标准 1076.3 将其与高阻态加以区分 但在本书中我们认为由于它们都表达除了高和低之外的状态 故将高阻态也作为一种中间逻辑值

Metastability中间逻辑状态 由于违反了建立或保持时间而引起的存储元件不可预料的输出 该状态可被理解为输出错误 维持未知态或产生宽度不定(但在统计学上可以预计)的输出脉冲

Mode端口模式 在实体说明中定义 用于确定信号的方向和可读 可写或读写性

Mooremachine输出信号对时钟同步的有限状态机 参阅 Mealymachine

NRE一次性工程费用 指花费在不可恢复性工作上的时间 金钱投入 例如开发ASIC 的前期设计工作和生产投资

One hot oneencoding一位有效状态编码 该方式对每个工作状态都分配一位寄存器 在各个状态中只有对应的状态位有效 又称为 热点 虽然有效值可以为0 或 1 但通常取 1 有效

One hot zeroencoding初始为 0 的一位有效状态编码 该方式除了复位或空闲状态下所有状态位为 0 之外 与一位有效编码方式相同 其优点是可利用器件内专用的寄存器清零端使状态机恢复到确定状态

Package程序包 它包含相关元件 类型 常量和子程序说明 通过编译之后成库 参阅 library

Performance性能 特定数字系统的最高工作频率 由设计在具体可编程器件中的实现结果来决定 其衡量标准是以赫兹(或兆赫兹)为单位的时钟频率

Placeandroute布局布线 将门级描述转换到可对 FPGA 编程的数据文件的过程 包括以下两步 首先将设计逻辑分配到各逻辑单元内 然后将各逻辑单元之间及到 IO 端口的信号通过水平和垂直布线资源程序连接起来 参阅 fitting logic cell synthesis

Postlayout(postfit)model布局布线后模型 设计通过布局布线过程之后产生的 VHDL 模型 它描述的是在特定器件中实现的具体电路 在仿睦时可用于验证电路的功能和时序特性

Product termdistribution乘积项分配机构 将与项(乘积项)信号传输到宏单元的方法 在 PLD 器件中存在多种乘积项分配方案

Programmableinterconnect可编程内部互连 CPLD 器件中用于连接各逻辑块之间及其到 IO 管脚的网络 在技术上可由两条线之间的可编程熔丝(或反熔丝)接点实现

Routability可布性 将某信号从器件中的一个位置成功地连接到另一个位置的可能性 对于 FPGA 器件来说 可布性由器件中水平和垂直连线数目及逻辑单元结构决定 而 CPLD 器件则是由信号通过编程内部互连连接到逻辑块的可能性来决定

Setuptime信号建立时间 指信号加在存储元件的输入端并在触发时钟国沿出现之前必须保持稳定状态的最短时间 参阅 holdtime,metastability

Synthesis逻辑综合 将对电路的高级的语言描述转换到低级的描述方式(如一组议程或网表)的过程 参阅 fitting place route

Testbench测试平台 用于对设计实体的输入端加载测试向量并检验其输出值的仿真模型 它既可对逻辑综合之前 也可对综合之后的设计描述进行仿真

Type数据类型 用于定义特定对象的值域 如类型 bit 和 std logic,bit 类型数据可取值为 O 或 1 std logic 类型则为 U X O 1 Z W L H 或 -