module cla16 (a,b,s);//top module 含有四个4 位超前进位加法器子模块

input [15:0] a, b;

output [15:0] s;

wire pp4,pp3,pp2,pp1;

wire gg4,gg3,gg2,gg1;

wire [14:0] Cp;

wire [15:0] p,g;

claslice i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],1'b0,Cp[2],Cp[1],Cp[0],pp1,gg1);

claslice i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp[3],Cp[6],Cp[5],Cp[4],pp2,gg2);

claslice i3 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[10],Cp[9],Cp[8],pp3,gg3);

claslice i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[14],Cp[13],Cp[12],pp4,gg4);

claslice i5 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,1'b0,Cp[11],Cp[7],Cp[3],pp5,gg5);

pg i0(a[15:0],b[15:0],p[15:0],g[15:0]);

assign s[0]=p[0]^1'b0;

assign s[1]=p[1]^Cp[0];

assign s[2]=p[2]^Cp[1];

assign s[3]=p[3]^Cp[2];

assign s[4]=p[4]^Cp[3];

assign s[5]=p[5]^Cp[4];

assign s[6]=p[6]^Cp[5];

assign s[7]=p[7]^Cp[6];

assign s[8]=p[8]^Cp[7];

assign s[9]=p[9]^Cp[8];

assign s[10]=p[10]^Cp[9];

assign s[11]=p[11]^Cp[10];

assign s[12]=p[12]^Cp[11];

assign s[13]=p[13]^Cp[12];

assign s[14]=p[14]^Cp[13];

assign s[15]=p[15]^Cp[14];

endmodule

module claslice(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[2],Cp[1],Cp[0],pp,gg);//4位超前进位加法器模块

input [3:0] p, g;

input Co;

output [2:0] Cp;

output pp,gg;

assign Cp[0]=g[0]|p[0]&Co;

assign Cp[1]=g[1]|p[1]&Cp[0];

assign Cp[2]=g[2]|p[2]&Cp[1];

assign pp=p[3]&p[2]&p[1]&p[0];

assign gg=g[3]|(p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0])));

endmodule

module pg(a,b,p,g);//进位产生信号、进位传递信号 产生模块

input [15:0] a, b;

output [15:0] p,g;

assign p=a^b;

assign g=a&b;

endmodule