网址· 导航
在线工具
嵌入式系统
电子电路
PCB技术
电路
单片机
电源
PCB
驱动
电子
linux
fpga
开关
功放
USB
开关电源
嵌入式系统
LED
protel
System
Verilog
语言简介
2012-06-02
51
System
Verilog
是一种硬件描述和验证语言(HDVL),它基于IEEE 1364-2001
Verilog
硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得System
Verilog
在一个更高的抽象层次上提高了设计建模的能力。System
Verilog
由Accellera开发,它主要定位在芯片的 .. [
查看全文
]
verilog
HDL设计练习进阶(一)
2012-06-02
9
练习一.简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器,很容易看出它的功能是比较数据a与数据b,如果两个数据相同,则给出结果1,否则给出结果0。在
Verilog
HDL中,描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源 .. [
查看全文
]
一种基于移位寄存器的CAM的
Verilog
HDL实现
2012-06-02
18
CAM(Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的存储数据项相匹配,并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。 本文介绍一种用Ve .. [
查看全文
]
Verilog
HDL代码描述对状态机综合的研究
2012-06-02
李玲 王祖强 陈东海
16
1 引言
Verilog
HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段:建模、仿真、验证和综合等。可综合是指综合工具能将
Verilog
HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元 .. [
查看全文
]
Verilog
中模组(module)的概念
2012-06-02
13
模组(module)的概念 --------------------------------------------------------------------------------
Verilog
中的基本单元是模组(module)。 模组代表一些可以用硬体实践的逻辑实体。 例如,一个模组可以是一个逻辑闸、一个三十二位元计数器、一个记忆体子系统、一个机算机系统或是一个用网路相连的多部电脑。 模 .. [
查看全文
]
Verilog
脉冲发生器程序
2012-06-02
万雪松
30
/*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度(最长为256个时钟周期)的脉冲信号,可以自己设定脉冲长度,输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后,可以产生一个 .. [
查看全文
]
Verilog
阻塞式赋值与非阻塞式赋值的分析
2012-06-02
nsun
27
在
Verilog
HDL中,有两种过程性赋值方式,即阻塞式(blocking)和非阻塞式(non-blocking)。这两种赋值方式看似差不多,其实在某些情况下却有着根本的区别,如果使用不当,综合出来的结果和你所想得到的结果会相去甚远。 Tip:所谓过程性赋值就是指在initial或always语句内的赋值,它只能对寄存器数 据类型的变量赋值。 阻塞式 .. [
查看全文
]
我的仿真工作流程(
Verilog
/Modelsim+Debussy)
2012-06-02
35
这是献给大家的第二篇,文章详细说明了本人近一年来,自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难,原因有二:一、对仿真机制不了解,对基于source+testbench的工作流程不熟悉(大多数朋友接触FPGA仿真可能以waveform的方式);二、对软件的安装和使用不熟悉,Modelsim软 .. [
查看全文
]
Verilog
HDL设计练习进阶(三)
2012-06-02
12
练习三. 利用条件语句实现较复杂的时序逻辑电路 目的:掌握条件语句在
Verilog
HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系,
Verilog
HDL提供了条件语句供分支判断时使用。在可综合风格的
Verilog
HDL模型中常用的条件语句有if…else和case…endcase两种结构,用法和C程序语言中类似。两者相 .. [
查看全文
]
用
Verilog
-HDL做CPLD设计(组合逻辑电路的实现)
2012-06-02
李媛媛 常晓明
15
Verilog
-HDL与CPLD/FPGA设计应用讲座 第 7 讲 用
Verilog
-HDL做CPLD设计 组合逻辑电路的实现 7.1 与非门的实现 7.2 2-1数据选择器的实现 7.3 2位二进制编码器的实现 7.4 1位数据比较器的实现 本讲中,我们通过由浅入深的实例来介绍组合逻辑电路在目标板上是如何实现的。 7.1 与非门的实现 首先,来实现一个用两个开关控制一个灯的 .. [
查看全文
]
verilog
设计经验
2012-06-02
16
一、组合逻辑 1、敏感变量的描述完备性
Verilog
中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号,在综合时将会为没有列出的信号隐含地产生一个透 .. [
查看全文
]
用
Verilog
-HDL做CPLD设计(时序逻辑电路的实现)
2012-06-02
常晓明 李媛媛
44
Verilog
-HDL与CPLD/FPGA设计应用讲座 第 8 讲 用
Verilog
-HDL做CPLD设计 时序逻辑电路的实现 8.1 闪烁灯的实现 8.2 流水灯的实现 8.3 可编程单脉冲发生器 在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则不同于它,其特点是:在任意 .. [
查看全文
]
5/6
首页
上一页
1
2
3
4
5
6
下一页
...末页
推荐文章
热敏电阻温度阻值查询程序
一款常用buffer程序
1602液晶显示模块的应用
GNU C 9条扩展语法
C99语法规则
FreeRTOS 动态内存管理
如何实现STM32F407单片机的 ..
STM32使用中断屏蔽寄存器BA ..
ARM汇编伪指令介绍
单片机硬件系统设计原则
最新文章
如何实现STM32F407单片机的 ..
STM32使用中断屏蔽寄存器BA ..
STM32单片机接收不定长度字 ..
FreeRTOS 动态内存管理
一款常用buffer程序
实时操作系统VxWorks的内核 ..
uC/OS-II内核超时等待机制的 ..
Linux网络接口的源码分析
ucos下lwip应用心得
VxWorks下在线升级技术
热门文章
51单片机LED16*16点阵滚动显示
C99语法规则
FreeRTOS 动态内存管理
ARM9远程图像无线监控系统
用单片机模拟2272软件解码
如何实现STM32F407单片机的 ..
新颖的单片机LED钟
AVR单片机SPI实例
24C64 EEPROM读写的C语言程序
1602液晶显示模块的应用
本站简介
|
意见建议
|
免责声明
|
版权声明
|
联系我们
CopyRight@2024-2039 嵌入式资源网
蜀ICP备2021025729号