1 概述随着EDA 技术的进展，基于可编程 ASIC 的数字电子系统设计的完整方案越来越受到人们的重视，并且以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法，也正在快速地取代基于 PCB板的传统设计方式。 与利用微处理器(CPU 或MCU)来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不 .. [查看全文]

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date:17:01:38 10/09/06 // Design Name: // Module Name:ppeifir // Project Name: // Target Device: // Tool versions: // Description:用Verilog编写的fir滤波器程 .. [查看全文]

想出了一个半整数分频的VHDL语言描述 其实很多问题只要你耐心，也是比较容易的 写出来与大家共享，共同讨论，半整数分频当然还有其他的方法 我认为这种看起来蛮简单的 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity abc is port(clk:in std_logic; dout:out std_logic); end abc; architecture x .. [查看全文]

摘 要：集成电路设计越来越向系统级的方向发展,并且越来越强调模块化的设计。SPI(Serial Peripheral Bus)总线是Motorola公司提出的一个同步串行外设接口,容许CPU 与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点,介绍了其4条信号线,SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款 .. [查看全文]

一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源 .. [查看全文]

一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师 .. [查看全文]

当前数字电路系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。利用大规模可编程逻辑器件CPLD(Complex Programmable Logic Device)进行ASIC设计,可以直接面向用户需求,根据对系统的功能要求自上而下地逐层完成相应的描述、综合、优化、仿真与验证,直到生成元器件。目前,系统级的仿真工具也已出现.这样可以大 .. [查看全文]

近年来，DSP在SVPWM(空间矢量脉宽调制)控制领域得到了广泛应用。但是使用DSP单核心的控制方法仍然存在一些缺陷：基于软件的：DSP在实现SVPWM触发信号时需要较长的时钟周期；微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。针对以上问题，本文提出了一种利用FPGA实现的SVPWM信号发生器，系统结构如图1所示 .. [查看全文]

1、 编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。 2、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中 3、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录 4、 .. [查看全文]

1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元 .. [查看全文]

这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软 .. [查看全文]