摘要： 本文介绍了Cadence公司的NC-Verilog/Verilog-XL Simulator以及Signalscan在SOC设计中的应用。 关键词： SOC，协同验证（co-verification） 在ASIC 和 SOC 设计中，验证是极为重要的一环，Cadence公司的NC-Verilog仿真器（以及较早产品 Verilog-XL）是用来仿真用 Verilog 语言写的数字逻辑电路。该仿真器在 ASIC和SO .. [查看全文]

摘要： 本文对Boot Loader的功能、操作模式等作了简单的介绍，重点对基于S3C44B0X内核的UP-NetARM3000上移植uCOS所设计的Boot Loader代码进行了深入的分析和研究，详细的介绍了这款Boot Loader的运行流程和工作机理，为成功装载嵌入式操作系统建立良好的软硬件环境。 一个完整的嵌入式系统包括嵌入式微处理器和外围支 .. [查看全文]

想要调用PSpice–AA进行电路优化设计，一般是先进行灵敏度（Sensitivity）分析：以便确定电路中对电路特性影响最大的关键元件参数进行优化。OrCAD9.2以前版本的灵敏度分析，由于有大量数据输出问题没有解决，故只局限于作直流灵敏度分析，置于直流工作点分析内。 直流灵敏度分析：虽然电路特性完全取决于电路中的元器 .. [查看全文]

（主要是针对POWERLOGIC） 由于本人最近要用POWERLOGIC画原理图，发现PADS2005中的POWERLOGIC存在不少的问题！ 二、 两个版本都延续了线终端的功能这个方面已经和ORCAD相同，这样可以简化图纸，不用一一去相连起来，只要在一张图相同的网络就可自动的连接，大大的减少了工作量！ 三、 下面的就是最大的缺点（个人认 .. [查看全文]

鉴于很多朋友反应，无法将OrCAD 中元件的Value导入到 PADS 中，所以下面我将做一下简单的介绍 （我使用的 OrCAD 10.5 版本，PADS是2005） 为每个元件指定PCB 封装，更详细说明 请参考 用Orcad做原理图，用PADS layout 特别要注意的是；添加 ,{Value} 注意 这里的逗号一定要是英文输入法下的逗号，Value这个字段要用大括号 .. [查看全文]

下面是转的一个源码，俺没有细看，有兴趣的看看，讲讲如何 // author: Dandy Nee // mail:dandynee@yeah.net // module: HW KeyScan Module // version:0.1 // ************************** // all functions are provided as if okay // run at your own risk // ************************** // // problem:there is one keyva .. [查看全文]

Cadence公司是一家eda软件公司。成立于1988年。其主要产品线从上层的系统级设计到逻辑综合到低层的布局布线，还包括封装、电路版pcb设计等等多个方向。下面主要介绍其产品线的范围。 1、板级电路设计系统 。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计 .. [查看全文]

对于移植 linux 到其它开发板的人来说，编写 boot loader 是一个不可避免的过程。对于学习 linux的人来讲，编写 bootloader 也是一个很有挑战性的工作。本文通过对 linux引导协议进行分析，详细阐述了如何编写一个可以在i386 机器上引导 2.4.20内核的基本的bootloader。 1.概述 linux运行在保护模式下，但是当机器启动复位的时候却 .. [查看全文]

偶是PADS的新手，原来一直用protel。花了四天时间第一次用PADS2005画了一块大板子，开始确实有很多感觉不方便不熟悉的地方。现在算是入门了，也总结了一些经验和技巧。希望对PADS的新手能有所帮助。 1．布局时飞线（鼠线，connection）的处理。 Layout的缺省设置并不是让飞线最短化。一开始布元件时，飞线实在是密如蛛网 .. [查看全文]