---------------------BEGIN--------------------- 俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。 言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经 .. [查看全文]

本文介绍了怎样生成一个最小（或接近最小）的DirectFB，以及相关的测试用例的安装和测试，对编译中的参数MMX，SSE，SDL，VNC的概念给出了较为详细的介绍。 实验平台： FC5（Fedora Core5） DirectFB-0.9.24（目前最新版本为0.9.25，为了开发的稳定性，选择0.9.24版本） 下载源码： 下载DirectFB-0.9.24.tar.gz源码开 .. [查看全文]

首先说明资源使用： 1.硬件： 基于HY57V561620CT－H的128M PC133内存条； ALTERA公司的EP1C6Q240C8芯片； 2.软件： lattice标准SDRAM模块； QUARTUS4.0； 下面说明我的艰辛的调试之路，呵呵。 我是从4月份开始学习verilog语言，然后从网上广泛搜集SDRAM模块，下载的有altera公司，有lattice的。经过对比，我选择了 .. [查看全文]

分类 产品名 制造商 VHDL/Verilog-HDL Simulator（仿真工具） Active-HDL 美国Aldec公司 VHDL/Verilog-HDL Simulator（仿真工具），图形输入工具 ModelSim/Renoir 美国Mentor Graphics公司 VHDLSimulator（仿真工具） MyVHDL Station 美国MyCAD公司 Cycle Base・Simulator（仿真工具）（Verilog-HDL ） TauSim 美国 .. [查看全文]

一、引言 当被测信号通过计数器的整形电路时，被测信号上叠加的噪声可能使比较器的输出信号翻转，形成寄生输出脉冲，从而造成计数误差。噪声信号引起的寄生输出脉冲平均周期为 Tn = Vn(RMS) /R（1） 式中Vn(RMS) 为叠加在被测信号上的RMS噪声电压，R为被测信号的摆率。当被测信号为正弦波时，比较器采用过零触发，则有 Tn = .. [查看全文]

摘要：利用EDA工具和硬件描述语言（HDL），根据产品的特定要求设计性能价格比高的片上系统，是目前国际上广泛使用的方法。与传统的设计方法不同，在设计开始阶段并不一定需要具体的单片微控制器（MCU）和开发系统(仿真器)以及带有外围电路的线路板来进行调试，所需要的只是由集成电路制造厂家提供的用HDL描述的MCU核和 .. [查看全文]

Windows CE微软针对嵌入式领域推出的一款全新的操作系统。之所以说它是一款全新的操作系统，是因为尽管Windows CE的UI非常接近其它的桌面版Windows操作系统，但是它的内核完全是重新写的，并不是任何一款桌面版Windows的精简版本。 Windows CE是一种支持多种CPU架构的操作系统，其中包括ARM、x86、MIPS和SHx，极 .. [查看全文]

摘要：介绍一种以FPGA(Field Programmable Gate Array)为核心，基于硬件描述语言VHDL的数字频率计设计与实现。在介绍频率测量的原理和测量方法的基础上，针对所设计的频率计需简单易用的要求，采用FPGA和简单的外围电路使系统具有体积小、可靠性高、灵活性强及价格低廉等特点，同时还具有易于升级的特点。 在电子工程， .. [查看全文]

本文以ModelSim SE 5.6版本为基础，介绍ModelSim SE的最基本用法，高深的我也不会 。 当你安装完ModelSim SE之后，可以将你的ModelSim SE的起始路径设置为你的工作目录（如e:\verilog），具体方法是在右键单击执行文件ModelSim SE的图标再点击属性栏，就可以看到ModelSim SE的起始位置，改为你的工作目录就可。 学习ve .. [查看全文]